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在系統(tǒng)可編程模擬器件ispPAC10及其應(yīng)用
介紹lattice半導(dǎo)體公司推出的可編程模擬器件ispPAC10內(nèi)部結(jié)構(gòu)及設(shè)計應(yīng)用。
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VHDL中Loop動態(tài)條件的可綜合轉(zhuǎn)化
論述VHDL中Loop語句動態(tài)表達式的可綜合性問題，提出三種解決方法：直接代入法、邊界擴充法和計數(shù)器法，并對比這三類方法的適用性。
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異步FIFO結(jié)構(gòu)及FPGA設(shè)計
首先介紹異步FIFO的概念、應(yīng)用及其結(jié)構(gòu)，然后分析實現(xiàn)異步FIFO的難點問題及其解決辦法；在傳統(tǒng)設(shè)計的基礎(chǔ)上提出一種新穎的電路結(jié)構(gòu)并對其進行綜合仿真和FPGA實現(xiàn)。
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3-DES算法的FPGA高速實現(xiàn)
介紹3-DES算法的概要；以Xilinx公司SPARTANII結(jié)構(gòu)的XC2S100為例，闡述用FPGA高速實現(xiàn)3-DES算法的設(shè)計要點及關(guān)鍵部分的設(shè)計。
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零功耗超快速CPLD器件ispMACH4000Z及其應(yīng)用
介紹了萊迪思半導(dǎo)體公司推出的零功耗超快速復(fù)雜中編程邏輯器件ispMACH4000Z的特征、結(jié)構(gòu)和原理。
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基于CPLD/FPGA的半整數(shù)分頻器的設(shè)計
簡要介紹了CPLD/FPGA器件的特點和應(yīng)用范圍，并以分頻比為2.5的半整數(shù)分頻器的設(shè)計為例，介紹了在MAX+plus II開發(fā)軟件下，利用VHDL硬件描述語言以及原理圖的輸入方式來設(shè)計數(shù)字邏輯電路的過程和方法。
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硬件描述語言HDL的現(xiàn)狀與發(fā)展
從數(shù)字系統(tǒng)設(shè)計的性質(zhì)出發(fā)，結(jié)合目前迅速發(fā)展的芯片系統(tǒng)，比較、研究各種硬件描述語言。
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基于FPGA的總線型LVDS通信系統(tǒng)設(shè)計
本文介紹一種基于總線型LVDS的通信系統(tǒng)方案，以及利用FPGA芯片實現(xiàn)系統(tǒng)核心模塊的設(shè)計方法。
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用CPLD實現(xiàn)單片機讀寫模塊
介紹實現(xiàn)單片機與Xilinx公司XC9500系列可編程邏輯器件的讀寫邏輯功能模塊的接口設(shè)計，以及Xilinx公司的XC9500系列可編程邏輯器件的開發(fā)流程。
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用FPGA實現(xiàn)數(shù)據(jù)遠距離的高精度傳輸
詳細闡述一種利用交錯編碼的思想，來改遠距離通信質(zhì)量的新設(shè)計。
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