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在PLD開發(fā)中提高VHDL的綜合質(zhì)量
介紹可編程邏輯器件的開發(fā)流程，敘述EDA工具Quartus II和LeonardoSpectrum在Altera公司CPLD器件開發(fā)中的應(yīng)用。
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固定幾何結(jié)構(gòu)的FFT算法及其FPGA實(shí)現(xiàn)
固定幾何結(jié)構(gòu)的FFT算法及其FPGA實(shí)現(xiàn)。
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CPLD器件在時(shí)間統(tǒng)一系統(tǒng)中的應(yīng)用
本文介紹一種利用CPLD器件實(shí)現(xiàn)的可編程的性能良好的IRIG-B碼源。
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錯(cuò)誤檢測(cè)與糾正電路的設(shè)計(jì)與實(shí)現(xiàn)
針對(duì)一些惡劣的電磁環(huán)境對(duì)隨機(jī)存儲(chǔ)器（RAM）電路誤碼影響的情況，根據(jù)糾錯(cuò)編碼的基本原理，提出簡(jiǎn)單實(shí)用的能檢查兩位錯(cuò)誤并自動(dòng)糾正一位錯(cuò)誤的EDAC算法。
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基于FPGA的高速高精度頻率測(cè)量的研究
本文介紹的測(cè)頻方法，不僅消除了直接測(cè)頻方法中對(duì)測(cè)量頻率需要采用分段測(cè)試的局際，而且在整個(gè)測(cè)試頻段內(nèi)能夠保持高精度不變。
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CPLD在多路高速同步數(shù)據(jù)采集系統(tǒng)中的應(yīng)用
采用VHDL語(yǔ)言設(shè)計(jì)，用CPLD控制模/數(shù)轉(zhuǎn)換電路，完成多路模擬輸入的高速同步數(shù)/模轉(zhuǎn)，具有容錯(cuò)和自檢能力。
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VHDL在高速圖像采集系統(tǒng)中的應(yīng)用設(shè)計(jì)
介紹高速圖像采集系統(tǒng)的硬件結(jié)構(gòu)及工作原理，講述FPGA在圖像采集與數(shù)據(jù)存儲(chǔ)部分的VHDL模塊設(shè)計(jì)，給出采集同步模塊的VHDL源程序。
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I2C器件接口IP核的CPLD設(shè)計(jì)
根據(jù)單片機(jī)I2C串行擴(kuò)展的特點(diǎn)，在EDA軟件MaxplusII的環(huán)境下，利用AHDL語(yǔ)言，建立IP核。
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基于Verilog-HDL的軸承振動(dòng)噪聲電壓峰值檢測(cè)
介紹模擬峰值電壓的檢測(cè)方式，敘述基于Verilog-HDL與高速A/D轉(zhuǎn)換器相結(jié)合所實(shí)現(xiàn)的數(shù)字式快速軸承噪聲檢測(cè)方法，給出相關(guān)的Verilog-HDL主模塊部分。
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基于FPGA的核物理實(shí)驗(yàn)定標(biāo)器的設(shè)計(jì)與實(shí)現(xiàn)
介紹使用現(xiàn)代EDA手段設(shè)計(jì)核物理實(shí)驗(yàn)常用儀器——定標(biāo)器的原理和實(shí)現(xiàn)方法。
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