像素時(shí)鐘的公式:VCLK = HCLK/[(CLKVAL+1)X2]在本系統(tǒng)中,HCLK的值為100M HZ下面是幾個(gè)參量與s3c2410fb_display數(shù)據(jù)結(jié)構(gòu)之間的關(guān)系:VBPD是vertical back porch 表示在一幀圖像開(kāi)始時(shí),垂直同步信號(hào)以后的無(wú)效的行數(shù),對(duì)
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