平衡芯片互連優(yōu)化步驟方法

在向先進(jìn)工藝技術(shù)發(fā)展的過(guò)程中，半導(dǎo)體公司除需滿(mǎn)足不斷增長(zhǎng)的制造要求之外，還要面對(duì)日益增長(zhǎng)的實(shí)現(xiàn)芯片設(shè)計(jì)一次性成功的壓力。晶圓廠(chǎng)期待設(shè)計(jì)符合那些面向先進(jìn)工藝節(jié)點(diǎn)的可制造性設(shè)計(jì)(DFM)和良率導(dǎo)向設(shè)計(jì)(DFY)的日益復(fù)雜的規(guī)則和建議。就設(shè)計(jì)師而言，他們希望最大限度地縮小保護(hù)頻帶(guardbanding)，同時(shí)實(shí)現(xiàn)最優(yōu)性能。