如果您的FPGA設計無法綜合或者沒能按預期在開發(fā)板上正常工作,原因往往不明,要想在數以千計的RTL和約束源文件中找出故障根源相當困難,而且很多這些文件還可能是其他設計人員編寫的??紤]到FPGA設計迭代和運行時間的延長,設計人員應該在設計流程的早期階段就找出可能存在的諸多錯誤,并想方設法重點對設計在開發(fā)板上進行驗證。
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