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先進工藝節(jié)點BTI/HCI效應建模：老化感知的時序收斂方法
隨著7nm及以下工藝節(jié)點的普及，負偏置溫度不穩(wěn)定性（NBTI/PBTI）和熱載流子注入（HCI）效應已成為影響芯片長期可靠性的關鍵因素。本文提出一種基于物理機理的老化感知時序收斂方法，通過建立BTI/HCI聯(lián)合老化模型，結合靜態(tài)時序分析（STA）與動態(tài)老化追蹤技術，實現(xiàn)從設計階段到簽核階段的全流程老化防護。實驗表明，該方法可使芯片在10年壽命周期內(nèi)的時序違規(guī)率降低92%，同時保持小于5%的面積開銷。
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經(jīng)驗總結：FPGA時序約束的6種方法
對自己的設計的實現(xiàn)方式越了解，對自己的設計的時序要求越了解，對目標器件的資源分布和結構越了解，對EDA工具執(zhí)行約束的效果越了解，那么對設計的時序約束目標就會越清晰，相應地，設計的時序收斂過程就會更可控。
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在FPGA設計中，時序就是全部
當你的FPGA設計不能滿足時序要求時，原因也許并不明顯。解決方案不僅僅依賴于使用FPGA的實現(xiàn)工具來優(yōu)化設計從而滿足時序要求，也需要設計者具有明確目標和診斷/隔離時序
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Excellicon工具被燦芯采用，用以縮短時序收斂過程加快交付
Excellicon公司，一家時序約束分析和調(diào)試解決方案的供應商，可以提供自動化的時序約束編輯、編譯、管理、實現(xiàn)和驗證，日前宣布其產(chǎn)品被燦芯半導體采用，燦芯半導體是一家背靠中芯國際集成電路制造有限公司的設計服務
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幾種進行時序約束的方法
對自己的設計的實現(xiàn)方式越了解，對自己的設計的時序要求越了解，對目標器件的資源分布和結構越了解，對EDA工具執(zhí)行約束的效果越了解，那么對設計的時序約束目標就會越清晰，相應地，設計的時序收斂過程就會更可控。從
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Cadence為復雜SoC設計縮短時序收斂時程
在加速復雜IC開發(fā)更容易的當下，益華電腦(Cadence Design Systems, Inc.)發(fā)表 Tempus 時序 Signoff解決方案(Timing Signoff Solution)，這是嶄新的靜態(tài)時序分析與收斂工具，精心設計讓系統(tǒng)晶片(System-on-Chip，SoC)
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Cadence為復雜SoC設計縮短時序收斂時程
在加速復雜IC開發(fā)更容易的當下，益華電腦(Cadence Design Systems, Inc.)發(fā)表 Tempus 時序 Signoff解決方案(Timing Signoff Solution)，這是嶄新的靜態(tài)時序分析與收斂工具，精心設計讓系統(tǒng)晶片(System-on-Chip，SoC)
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FPGA時序收斂分析
FPGA時序收斂分析
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用Synplify Premier加快FPGA設計時序收斂
傳統(tǒng)的綜合技術越來越不能滿足當今采用 90 納米及以下工藝節(jié)點實現(xiàn)的非常大且復雜的 FPGA 設計的需求了。問題是傳統(tǒng)的 FPGA 綜合引擎是基于源自 ASIC 的方法，如底層規(guī)劃、區(qū)域內(nèi)優(yōu)化 (IPO,In-place Optimization) 以
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FPGA時序收斂
FPGA時序收斂
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STARC設計的時序收斂問題得到解決
芯片設計解決方案供應商微捷碼(Magma®)設計自動化有限公司日前宣布，日本半導體理工學研究中心(STARC)已對微捷碼的Talus® Vortex物理實現(xiàn)系統(tǒng)和自動交互平面布局與層次化設計規(guī)劃管理解決方案——
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使用基于圖形的物理綜合加快FPGA設計時序收斂
傳統(tǒng)的綜合技術越來越不能滿足當今采用 90 納米及以下工藝節(jié)點實現(xiàn)的非常大且復雜的 FPGA 設計的需求了。問題是傳統(tǒng)的 FPGA 綜合引擎是基于源自 ASIC 的方法,如底層規(guī)劃、區(qū)域內(nèi)優(yōu)化 (IPO,In-place Optimization) 以
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Xilinx 推出新版本ISE 9.1i
賽靈思公司（Xilinx, Inc）今天推出業(yè)界應用最廣泛的集成軟件環(huán)境（ISE™）設計套件的最新版本ISE 9.1i。
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Xilinx 推出新版本ISE 9.1i
Xilinx 推出新版本ISE 9.1i
