摘要:給出了使用verilogHDL語言對鎖相環(huán)進行基于FPGA的全數字系統(tǒng)設計,以及對其性能進行分析和計算機仿真的具體方法。該方法采用綜合仿真工具QuartusU8.0來對數字鎖相環(huán)進行輸入設計、功能時序仿真及器件編程。仿真結果表明:該方法可通過在傳統(tǒng)數字鎖相環(huán)基本結構的基礎上增加自動變??刂颇K來有效解決縮短捕捉時間和減小同步誤差之間的矛盾。
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