通過對FPGA內(nèi)部信號的捕獲測試,可以實(shí)現(xiàn)對系統(tǒng)設(shè)計缺陷的實(shí)時分析和修正。與外部測試設(shè)備相比,可以總結(jié)出SignalTapII ELA的幾點(diǎn)優(yōu)越性:不占用額外的I/O引腳,不占用PCB上的空間,不破壞信號的時序和完整性,不需額外費(fèi)用;從多方面證實(shí),該測試手段可以減少調(diào)試時間,縮短設(shè)計周期。
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