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clock-gating

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  • IC設計：clock-gating的綜合實現

    在ASIC設計中，項目會期望設計將代碼寫成clk-gating風格，以便于DC綜合時將寄存器綜合成clk-gating結構，其目的是為了降低翻轉功耗。因為當控制信號（vld_in)無效時，使用了clk-gating后的寄存器，其CK（clk）端口一直為0，因此不存在翻轉，能夠有效降低寄存器的翻轉功耗和對應的時鐘樹的翻轉功耗。如下所示：下圖左側是DC綜合后的clk -gating結構圖，使用了ICG模塊進行時鐘gating，被gating后的時鐘連接到寄存器的CK端。右側是沒有被clk-gating的寄存器結構圖。