在反激式開關(guān)電源設(shè)計(jì)中，MOS管(金屬氧化物半導(dǎo)體場效應(yīng)晶體管)作為核心開關(guān)器件，其工作過程中的電壓振鈴現(xiàn)象是工程師面臨的關(guān)鍵挑戰(zhàn)。尤其在DCM(斷續(xù)導(dǎo)通模式)下，MOS管漏源極(D-S)間常出現(xiàn)兩次明顯的電壓振鈴，這不僅影響電路效率，還可能引發(fā)電磁干擾(EMI)超標(biāo)、器件過熱甚至擊穿等嚴(yán)重問題。本文將從振鈴的成因機(jī)理、對系統(tǒng)的影響、抑制方法及工程實(shí)踐四個維度，系統(tǒng)解析這一現(xiàn)象。

一、振鈴現(xiàn)象的成因機(jī)理

1.1 第一次振鈴：關(guān)斷瞬間的LC諧振

第一次振鈴發(fā)生在MOS管關(guān)斷的瞬間，其本質(zhì)是功率級寄生電容與電感構(gòu)成的LC諧振電路在開關(guān)動作時的阻尼振蕩。具體而言，當(dāng)MOS管關(guān)斷時，變壓器初級線圈中的漏感(Lk)、初級勵磁電感(Lp)與MOS管封裝電感(Lpackage)之和，與MOS管的輸出電容(Coss)及線路寄生電容(Cline)形成諧振回路。此時，儲存在漏感中的能量通過寄生電容釋放，導(dǎo)致D-S間電壓出現(xiàn)高頻振蕩。

數(shù)學(xué)模型：

該諧振回路的阻尼比(ζ)由電阻(R)、電感(L)和電容(C)決定，公式為：

[ \zeta = \frac{R}{2\sqrt{L/C}} ]

當(dāng)ζ < 1(欠阻尼)時，系統(tǒng)將產(chǎn)生振蕩;ζ > 1(過阻尼)時，振蕩被抑制但響應(yīng)變慢。工程目標(biāo)是將ζ調(diào)整至0.7-1.0之間，以實(shí)現(xiàn)快速衰減。

案例：

在某100W反激電源中，測量顯示第一次振鈴的頻率達(dá)30MHz，電壓尖峰達(dá)730V(遠(yuǎn)超MOS管額定電壓600V)，導(dǎo)致器件柵氧層擊穿風(fēng)險顯著增加。

1.2 第二次振鈴：DCM模式下的能量耦合

第二次振鈴是DCM模式特有的現(xiàn)象，其機(jī)理與第一次振鈴有本質(zhì)區(qū)別。在DCM模式下，當(dāng)MOS管關(guān)斷時，次級反射電流在變壓器線圈換相期間會降至零。此時，初級繞組(Lp)與MOS管寄生電容(Cds)形成低頻諧振回路，導(dǎo)致D-S間電壓在谷底附近出現(xiàn)衰減振蕩。

關(guān)鍵參數(shù)：

諧振頻率：由初級電感(Lp)和寄生電容(Cds)決定，公式為：

[ f_{res} = \frac{1}{2\pi\sqrt{Lp \cdot Cds}} ]

能量傳遞：振鈴過程中，能量在電感和電容間反復(fù)交換，導(dǎo)致電壓波動。

案例：

某600V/50A逆變器中，第二次振鈴的頻率為10MHz，電壓尖峰達(dá)150V，雖未直接導(dǎo)致器件損壞，但顯著增加了EMI噪聲。

二、振鈴現(xiàn)象對系統(tǒng)的影響

2.1 器件可靠性下降

電壓過沖：振鈴產(chǎn)生的電壓尖峰可能超過MOS管的耐壓值(如600V器件承受730V電壓)，導(dǎo)致柵氧層擊穿或結(jié)電容損壞。

熱損耗增加：振鈴過程中，MOS管在開關(guān)瞬態(tài)處于放大區(qū)，產(chǎn)生額外的導(dǎo)通損耗(Pcond = 0.5 × Vds × Id × tsw × fsw)，縮短器件壽命。

2.2 電磁干擾(EMI)超標(biāo)

傳導(dǎo)噪聲：振鈴產(chǎn)生的高頻電壓通過電源線傳導(dǎo)，可能干擾其他設(shè)備。

輻射噪聲：振鈴回路中的電流變化(di/dt)產(chǎn)生磁場輻射，影響系統(tǒng)穩(wěn)定性。

數(shù)據(jù)：

某測試顯示，未抑制振鈴的電源在100MHz處的EMI噪聲達(dá)120dBμV，遠(yuǎn)超國際標(biāo)準(zhǔn)(如CISPR 32 Class B的60dBμV限值)。

2.3 系統(tǒng)效率降低

能量損耗：振鈴過程中，部分能量以熱形式消耗，降低電源轉(zhuǎn)換效率。

控制延遲：振鈴導(dǎo)致的電壓波動可能干擾控制信號，增加系統(tǒng)響應(yīng)時間。

三、振鈴抑制方法與工程實(shí)踐

3.1 硬件級抑制措施

3.1.1 RC緩沖電路

在MOS管漏源極并聯(lián)RC串聯(lián)網(wǎng)絡(luò)，通過電阻(R)消耗振鈴能量，電容(C)吸收電壓尖峰。

參數(shù)設(shè)計(jì)：

電容C：與振鈴電容相當(dāng)(如100pF-1nF)，過大增加開關(guān)損耗。

電阻R：匹配特征阻抗(R = √(Lparasitic / Coss))，通常10-100Ω。

功率P：需選≥1W的功率電阻，避免過熱。

效果：

某650V/50A逆變器中，并聯(lián)R=47Ω、C=470pF后，電壓尖峰從150V降至70V，EMI傳導(dǎo)降低12dB。

3.1.2 RCD鉗位電路

RCD(電阻-電容-二極管)電路通過二極管(D)在振鈴電壓超過閾值時導(dǎo)通，將多余能量釋放至地。

優(yōu)勢：

鉗位電壓可調(diào)(通過電阻R1和電容C1設(shè)置)。

損耗集中在電阻，MOS管應(yīng)力更小。

案例：

某反激電源中，采用RCD鉗位后，MOS管D-S間電壓穩(wěn)定在500V以內(nèi)，顯著提升了可靠性。

3.1.3 磁珠吸收

在功率回路串聯(lián)鐵氧體磁珠(Ferrite Bead)，利用其高頻阻抗特性吸收振鈴能量。

選型要點(diǎn)：

磁珠在振鈴頻率(如10-100MHz)時阻抗需>50Ω。

直流電阻<0.1Ω，避免增加導(dǎo)通損耗。

效果：

某測試顯示，磁珠在100MHz時阻抗達(dá)120Ω，直流電阻僅0.05Ω，有效抑制了振鈴。

3.2 器件選型優(yōu)化

3.2.1 低寄生參數(shù)MOS管

選擇輸出電容(Coss)小的MOS管，如SiC(碳化硅)MOSFET的Coss僅為硅管的1/5，可顯著降低振鈴能量。

案例：

某電源中采用SiC MOSFET后，振鈴電壓尖峰從730V降至300V，系統(tǒng)效率提升5%。

3.2.2 超結(jié)MOS管

超結(jié)MOS管通過特殊結(jié)構(gòu)降低漏感(Lk)，減少第一次振鈴的能量來源。

優(yōu)勢：

漏感降低50%以上，振鈴頻率顯著下降。

適用于高功率密度場景。

3.3 PCB布局與走線優(yōu)化

3.3.1 縮短關(guān)鍵走線

柵極走線：長度<5mm，減少寄生電感(L1)。

源極走線：采用寬銅箔(≥3mm)，降低電阻(R1)。

案例：

某設(shè)計(jì)中，將柵極走線從10mm縮短至3mm后，振鈴頻率從30MHz降至15MHz，電壓尖峰降低40%。

3.3.2 地平面設(shè)計(jì)

完整地平面：避免分割地平面，減少回路面積。

過孔布局：地過孔直徑>0.3mm，數(shù)量≥4個，降低接地阻抗。

3.4 軟件控制策略

3.4.1 軟開關(guān)技術(shù)

通過控制MOS管的開關(guān)速度(如采用零電壓開關(guān)ZVS)，減少開關(guān)瞬態(tài)的電壓變化率(dv/dt)，從而降低振鈴。

實(shí)現(xiàn)方式：

在MOS管關(guān)斷前，通過輔助電路將其D-S間電壓鉗位至零。

3.4.2 頻率調(diào)整

避開LC諧振點(diǎn)(如調(diào)整PWM頻率至50kHz)，減少振鈴的激發(fā)概率。

案例：

某電源中，將PWM頻率從100kHz調(diào)整至50kHz后，振鈴現(xiàn)象顯著減弱。

四、工程實(shí)踐案例

4.1 案例1：100W反激電源振鈴抑制

問題：

某100W反激電源在測試中發(fā)現(xiàn)MOS管D-S間存在兩次振鈴，第一次振鈴頻率30MHz，電壓尖峰730V;第二次振鈴頻率10MHz，電壓尖峰150V。

解決方案：

硬件優(yōu)化：

并聯(lián)RC緩沖電路(R=47Ω，C=470pF)。

采用超結(jié)MOS管，漏感降低至原值的1/3。

PCB布局：

縮短柵極走線至3mm，地平面過孔直徑增至0.5mm。

效果：

第一次振鈴電壓尖峰降至300V，第二次振鈴電壓尖峰降至80V。

EMI噪聲從120dBμV降至65dBμV，滿足CISPR 32 Class B標(biāo)準(zhǔn)。

4.2 案例2：600V/50A逆變器振鈴抑制

問題：

某600V/50A逆變器在DCM模式下，MOS管D-S間出現(xiàn)兩次振鈴，導(dǎo)致器件過熱和EMI超標(biāo)。

解決方案：

器件選型：

采用SiC MOSFET，Coss降低至原值的1/5。

控制策略：

實(shí)施軟開關(guān)技術(shù)，ZVS鉗位電壓至零。

散熱優(yōu)化：

增加散熱片面積，降低結(jié)溫。

效果：

振鈴電壓尖峰從730V降至200V，器件結(jié)溫從120℃降至80℃。

系統(tǒng)效率從85%提升至90%，EMI噪聲降低15dB。

反激電源MOS管的兩次振鈴現(xiàn)象是功率電子設(shè)計(jì)中的典型問題，其本質(zhì)是寄生參數(shù)與電路拓?fù)涞南嗷プ饔?。通過硬件優(yōu)化(如RC緩沖、RCD鉗位)、器件選型(如SiC MOSFET)、PCB布局(如縮短走線)和軟件控制(如軟開關(guān))，可有效抑制振鈴，提升系統(tǒng)可靠性和效率。

未來，隨著高頻化、集成化技術(shù)的發(fā)展，振鈴抑制將面臨更高挑戰(zhàn)。例如，GaN(氮化鎵)器件的普及可能帶來新的振鈴特性，需進(jìn)一步研究。同時，AI輔助設(shè)計(jì)工具(如電磁仿真軟件)的應(yīng)用，將加速振鈴問題的解決，推動電源技術(shù)向更高性能演進(jìn)。