在FPGA高速設(shè)計(jì)領(lǐng)域，SerDes（串行器/解串器）是連接物理世界與數(shù)字邏輯的橋梁。無(wú)論是PCIe、以太網(wǎng)還是自定義高速鏈路，Xilinx 7系列的GTX/GTH收發(fā)器都是核心引擎。然而，僅僅擁有高速通道是不夠的，如何將并行數(shù)據(jù)“打包”成適合傳輸?shù)拇辛?，取決于線路編碼的選擇。8b/10b與64b/66b作為兩種主流方案，在實(shí)現(xiàn)復(fù)雜度與傳輸效率上各有千秋。

8b/10b：經(jīng)典的平衡術(shù)

8b/10b編碼不僅是簡(jiǎn)單的映射，更是一套精密的“交通規(guī)則”。它將8位數(shù)據(jù)轉(zhuǎn)換為10位符號(hào)，核心目的有三：保證直流平衡（DC Balance）、提供足夠的跳變密度供時(shí)鐘恢復(fù)、以及傳輸控制字符（K碼）。

其實(shí)現(xiàn)的難點(diǎn)在于“運(yùn)行不一致性”（Running Disparity, RD）。編碼器內(nèi)部維護(hù)著一個(gè)RD狀態(tài)（正或負(fù)），對(duì)于同一個(gè)8位輸入，會(huì)根據(jù)當(dāng)前RD狀態(tài)選擇兩個(gè)可能的10位輸出之一，以驅(qū)使0和1的數(shù)量趨于平衡。如果處理不當(dāng)，比如連續(xù)發(fā)送全0或全1，RD值會(huì)偏離過大，導(dǎo)致接收端失鎖。

以下是一個(gè)簡(jiǎn)化的8b/10b編碼邏輯片段，展示了如何根據(jù)RD狀態(tài)選擇輸出：

verilog

// 簡(jiǎn)化的8b/10b編碼邏輯

module enc_8b10b (

   input [7:0] data_in,

   input       rd_in,      // 當(dāng)前Running Disparity: 0為負(fù), 1為正

   output reg [9:0] enc_out,

   output reg  rd_out      // 下一個(gè)RD狀態(tài)

);

   always @(*) begin

       case (data_in)

           8'h00: begin

               if (rd_in) begin enc_out = 10'b1001110100; rd_out = 1; end // RD+

               else           enc_out = 10'b0110001011; rd_out = 0; end // RD-

           end

           // ... 其他數(shù)據(jù)映射

           // 特殊控制字符K28.5 (逗號(hào)字符)

           8'hBC: begin enc_out = 10'b0011111010; rd_out = ~rd_in; end

       endcase

   end

endmodule

在Xilinx 7系列中，該功能通常由PCS層的硬核實(shí)現(xiàn)，但理解RD機(jī)制對(duì)于調(diào)試鏈路訓(xùn)練至關(guān)重要。

64b/66b：高效的現(xiàn)代選擇

當(dāng)速率邁向10Gbps以上，8b/10b的25%帶寬開銷變得難以接受。64b/66b編碼應(yīng)運(yùn)而生，其開銷僅為3%。它將64位數(shù)據(jù)加擾后加上2位同步頭（Sync Header）組成66位塊。

實(shí)現(xiàn)64b/66b的關(guān)鍵在于“加擾”（Scrambling）和“同步頭檢測(cè)”。加擾利用多項(xiàng)式（如X58+X39+1）打散連0/連1，確保信號(hào)隨機(jī)性；同步頭“01”代表純數(shù)據(jù)，“10”代表控制塊。接收端通過檢測(cè)連續(xù)的同步頭序列來(lái)完成字對(duì)齊。

Xilinx 7系列的工程實(shí)踐

在Vivado中配置GT Wizard時(shí)，需明確選擇編碼模式。對(duì)于8b/10b，需關(guān)注K碼的插入和彈性緩沖區(qū)（Elastic Buffer）的配置，以吸收時(shí)鐘頻差。對(duì)于64b/66b，則需使能Gearbox（變速器）來(lái)處理位寬轉(zhuǎn)換，因?yàn)橛脩魝?cè)通常是64位并行，而PCS內(nèi)部可能是32位。

調(diào)試時(shí)，IBERT（集成誤碼率測(cè)試）工具是驗(yàn)證編碼正確性的利器。通過回環(huán)測(cè)試觀察眼圖，若發(fā)現(xiàn)眼圖閉合或誤碼率飆升，往往是預(yù)加重（Pre-emphasis）或均衡（CTLE/DFE）參數(shù)未調(diào)優(yōu)，而非編碼本身的問題。但若鏈路無(wú)法初始化，則需檢查K碼對(duì)齊或同步頭丟失的情況。

結(jié)語(yǔ)

8b/10b以其魯棒性成為中低速接口的“bi備”方案，而64b/66b憑借高效率統(tǒng)治了10G以上領(lǐng)域。在Xilinx 7系列中，它們不僅是IP核的配置選項(xiàng)，更是信號(hào)完整性的基石。掌握這兩種編碼的底層邏輯與調(diào)試技巧，是工程師從“能用”邁向“專業(yè)”的bi經(jīng)之路，也是征服高速設(shè)計(jì)“zhong極”挑戰(zhàn)的關(guān)鍵一環(huán)。