英國劍橋 11，2022 年 7 月。模擬 IP 創(chuàng)新者 Agile Analog? 為其不斷增長的模擬 IP 庫設計了壓降傳感器。對于設計人員來說，這是一項重要的安全特性，因為它可以監(jiān)控電流流過電阻器時的壓降，這稱為IR壓降，會影響芯片的時序，如果發(fā)生這種情況，可能會導致功能故障。

Agile Analog首席執(zhí)行官Barry Paterson解釋說：“增加了IR壓降的復雜性，它們可能會受到芯片其他區(qū)域活動的影響，因此將我們的agileIR DROP納入設計中，可以實時監(jiān)控由電源波動，熱點，短路等引起的任何IR壓降。“重要的是要知道，在芯片的整個生命周期內，IR壓降可能會變得更糟，因此需要持續(xù)的片內監(jiān)控。這是由電遷移引起的，即隨著時間的推移，當電流流動時，金屬分子可以在導線內遷移，使它們在增加這些位置的電阻并導致IR下降的地方變窄。

Agile Analog 的 IR 壓降由一個基準電壓源和一個或多個比較器組成，這些基準電壓源和比較器設置為用于多電平檢測的不同閾值電平?？梢宰远x觸發(fā)輸出的數量，并且可以在操作期間調整每個閾值以支持DVFS操作。四輸出配置如圖所示。

它專為低功耗而設計，因此如果需要，它可以用于電池供電的設備，這些設備將隨著電池放電而改變電源。有功電流約為120 uA，關斷電流小于1 uA。作為安全設備，它具有通常為25納秒的快速檢測時間。當步長典型值為20 mV時，閾值精度分別為5%和1%。

Composa?

傳統(tǒng)上，模擬IP模塊必須針對每種應用和工藝技術進行手動重新設計，但Agile Analog? 具有自動生成模擬IP的獨特方式，以完全滿足客戶的規(guī)格和工藝技術。它被稱為Composa?，它使用公司Composa庫中經過試驗和測試的模擬IP電路。實際上，數字IP的 “一次設計，多次重用” 的模式現在首次應用于模擬IP。由于Composa庫中的模擬IP電路已在以前的設計中進行了廣泛的測試和使用，并且每次生成時都經過全面驗證，因此這為數字IP世界的“硅驗證”提供了類似的保證。所有主要代工廠都得到支持，包括TSMC，GlobalFoundries，Samsung Foundry和SMIC以及其他IC代工廠和制造商。