AD9361功能介紹

上次我們介紹了AD9361的配置，代碼，采樣，腳本轉(zhuǎn)換，軟件使用等等，今天我們來調(diào)試并使用ila抓取實測數(shù)據(jù)，使用matlab分析其原因。

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AD9361的配置，代碼，采樣，腳本轉(zhuǎn)換，軟件使用

另外，我也整理了一份AD936x資料。

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AD9361功能簡介

窄帶方案采用的是一個廠商的MINITRX-Z開發(fā)平臺，該平臺硬件框圖如下：

該平臺采用AD9361作為射頻收發(fā)器，工作頻率范圍是70M—6G；FPGA通過SPI對AD9361進行配置。

AD9361框圖如下圖所示：

TX信號路徑

RX信號路徑

打通TX到RX數(shù)據(jù)通路：在FPGA側(cè)加入調(diào)制信號S1，經(jīng)數(shù)據(jù)接口傳輸至AD9361變成成射頻信號RF1通過ANT發(fā)出；接收端收取RF1信號變成基帶信號通過數(shù)據(jù)接口傳輸?shù)紽PGA。
配置9361修改射頻參數(shù)。

對比法

測試條件：

開發(fā)板原始程序設置——RX端接收信號，經(jīng)過AD9361轉(zhuǎn)換成基帶信號傳輸至FPGA，F(xiàn)PGA側(cè)不做任何處理，直接將信號給到TX數(shù)據(jù)接口，傳回AD9361轉(zhuǎn)換成射頻信號經(jīng)過ANT端發(fā)出。

開發(fā)板原始程序測試連線示意圖如下：

原始程序設置接收和發(fā)射頻率都為1G，接收增益為10dB，設置方法如下：

信號源發(fā)出頻率為1G的調(diào)制信號給到開發(fā)板RX1接口，TX1連接頻譜儀，在頻譜儀觀察結(jié)果如下：

測試條件：

不用信號源提供調(diào)制信號，在FPGA中做一個調(diào)制信號，AD9361配置與原始工程一致。

測試連線示意圖：

在FPGA側(cè)生成4倍上采樣的BPSK調(diào)制信號，經(jīng)過時鐘速率為30.72M的傳輸口進入AD9361，在頻譜儀上觀察到的波形信號帶寬為7.5M左右，幅度在-15dbm

測試條件：

AD9361設置成FDD模式，采用2.1.2用例中的調(diào)制信號由TX鏈路發(fā)出，RX接收TX信號解調(diào)成基帶信號傳輸至FPGA，我們在FPGA側(cè)抓取接收的信號仿真頻譜。

測試連線示意圖：

在VIVADO工具抓取的ila數(shù)據(jù)，轉(zhuǎn)換成十進制數(shù)據(jù)用matlab仿真頻譜如下：

可以看出，頻譜帶寬在7.5M左右，基本與用例中TX頻譜基本能對應。由測試用例結(jié)果來看，開發(fā)板發(fā)射至接收鏈路基本打通。

AD9361的配置通過AD936X Evaluation工具進行

需要說明的是，在合佳興提供的原始程序中，頻率和接收增益被拉出來單獨設置。

設置方法：打開工程目錄 MiniTRX-Z_prj_2016.3_v1.2\src下的usb30_top.v文件，修改如下寄存器。原始程序設置接收和發(fā)射頻率都為1G,接收增益為10dB。

事實上，原始工程中將頻率和增益設置都進行簡化了，下面對頻率設置做簡單說明。

設置收發(fā)頻率步驟：

確定本振頻率LO,本例中本振頻率為1000M HZ;
由0x005寄存器確定TX和RX VCO分頻系數(shù)，本例中0x005=11，即TX和RX VCO分頻系數(shù)Divider Value=2，確定F_RFPLL=LO*2^(Divider Value+1)=8000M
確定 F_ref 。本項目采用外部時鐘40M,由0x2AB[D0]=1,0x2AC[D7]=1,確定F_ref=40*2=80M
確定頻率控制字。整數(shù)由11位二進制數(shù)確定,前三位存入0x232[D2:D0]，后八位存入0x231[D7:D0]；小數(shù)部分由23位二進制數(shù)確定，由高位到低位，分別存入0x235[D6:D0]、0x234[D7:D0]、0x233[D7:D0]。對應關系如下：