Xilinx 7系列時(shí)鐘結(jié)構(gòu)

xilinx 的 FPGA 時(shí)鐘結(jié)構(gòu)，7 系列 FPGA 的時(shí)鐘結(jié)構(gòu)和前面幾個(gè)系列的時(shí)鐘結(jié)構(gòu)有了很大的區(qū)別，7系列的時(shí)鐘結(jié)構(gòu)如下圖所示。

Clock Region：FPGA 內(nèi)部分成了很多個(gè)時(shí)鐘區(qū)域。
Horizontal Center：FPGA被 Horizontal Center 分成上下兩個(gè)部分，每個(gè)部分包含16個(gè) BUFG 。
Clock Backbone：全局時(shí)鐘線的主干道，將 FPGA 分成了左右兩部分，所有的全局時(shí)鐘布線均要從此經(jīng)過。
HROW：水平時(shí)鐘線，從水平方向貫穿每個(gè)時(shí)鐘區(qū)域的中心區(qū)域，將時(shí)鐘區(qū)域分成上下完全一致的兩部分。全局時(shí)鐘線進(jìn)入每個(gè)時(shí)鐘區(qū)域的邏輯資源時(shí)，必須經(jīng)過水平時(shí)鐘線。
I/O Column：外部信號/時(shí)鐘輸入管腳。
CMT Backbone：對于相鄰時(shí)鐘區(qū)域的時(shí)鐘布線，可以不使用珍貴的全局時(shí)鐘網(wǎng)絡(luò)，而使用每個(gè)時(shí)鐘區(qū)域都包含的 CMT Backbone 通道。
CMT Column：每個(gè)時(shí)鐘區(qū)域都包含一個(gè)CMT，一個(gè)CMT由一個(gè)MMCM和一個(gè)PLL組成。
GT Column：內(nèi)含高速串行收發(fā)器。

總結(jié)來說，F(xiàn)PGA 實(shí)際上就是被分成很多個(gè)大小一樣時(shí)鐘區(qū)域，每個(gè)時(shí)鐘區(qū)域既可單獨(dú)工作又可通過全局時(shí)鐘 Clock BackBone 統(tǒng)一工作，同時(shí)水平相鄰的時(shí)鐘區(qū)域又可通過 HROW 來統(tǒng)一工作，上下相鄰的時(shí)鐘區(qū)域又可通過 CMT Backbone 統(tǒng)一工作。

Xilinx 7系列時(shí)鐘區(qū)域

BUFG 即為全局時(shí)鐘緩沖器，從圖上看到，其輸出時(shí)鐘通過 Clock Backbone 可以到達(dá)任意一個(gè)時(shí)鐘區(qū)域，而且 BUFG 通過 HROW 到達(dá)時(shí)鐘區(qū)域內(nèi)部的每個(gè)邏輯單元。
BUFH 即為水平時(shí)鐘緩沖器，它相當(dāng)于一個(gè)功能受限的 BUFG ，其輸出時(shí)鐘只能通過 HROW 在左右相鄰的時(shí)鐘區(qū)域內(nèi)工作。
BUFIO 即為 IO 時(shí)鐘緩沖器，其輸出時(shí)鐘只能作用在一個(gè)時(shí)鐘區(qū)域的 IO 寄存器處，無法在 FPGA 內(nèi)部邏輯使用。
BUFR 即為區(qū)域時(shí)鐘緩沖器，其輸出只能作用在一個(gè)時(shí)鐘區(qū)域，相當(dāng)于 BUFH 的 mini 版。
BUFMR 即為多區(qū)域時(shí)鐘緩沖器，其輸出作用在本時(shí)鐘區(qū)域，還可以通過 CMT Backbone 作用在上下相鄰兩個(gè)時(shí)鐘區(qū)域。
MMCM、PLL 即時(shí)鐘管理模塊，用來消除時(shí)鐘的延遲、抖動(dòng)以及產(chǎn)生各種不同頻率的時(shí)鐘。
CC 即為外部時(shí)鐘輸入管腳，其管腳在內(nèi)部可以連接到 BUFG、BUFR、BUFIO、BUFH、MMCM、PLL 等，看具體的應(yīng)用具體連接。下圖所示為更為細(xì)致的 CC 管腳連接圖。一個(gè)時(shí)鐘區(qū)域有 4 對 CC 管腳，其中 2 對 SRCC ，2 對 MRCC 。SRCC 作為區(qū)域時(shí)鐘使用時(shí)，只能連接本時(shí)鐘區(qū)域的 BUFR 和 BUFIO 。而 MRCC 則還可以通過BUFMR作用在上下相鄰的時(shí)鐘區(qū)域。

Xilinx 7系列時(shí)鐘詳細(xì)描述

xilinx 7 系列 FPGA 里面，一個(gè) CMT 包含一個(gè) PLL 和一個(gè) MMCM。Ultra 系列 FPGA 里面包含兩個(gè) PLL 和一個(gè) MMCM 。所以本文以 7 系列介紹。

1.IO 的時(shí)鐘分布

2.芯片上位置

BUFG、BUFR、BUFH、BUFIO 在芯片上所處位置如下圖所示

將BUFR、BUFIO、BUFMR 放大如下圖所示

3.驅(qū)動(dòng)能力對比

結(jié)合 BUF 在芯片上的位置，以及下圖不難理解BUFG、BUFH、BUFR、BUFIO的驅(qū)動(dòng)能力強(qiáng)弱。

物理管腳 IO

SRCC:外部差分時(shí)鐘或者單端時(shí)鐘驅(qū)動(dòng)，只能作用于本區(qū)域時(shí)鐘：4個(gè)BUFIO、4個(gè)BUFR、本時(shí)鐘區(qū)域的CMT以及上下相鄰時(shí)鐘區(qū)域的CMT、16個(gè)BUFG、本時(shí)鐘區(qū)域以及水平相鄰時(shí)鐘區(qū)域的BUFH。
MRCC：外部差分時(shí)鐘或者單端時(shí)鐘驅(qū)動(dòng)，只能作用于本區(qū)域時(shí)鐘：4個(gè)BUFIO、4個(gè)BUFR、2個(gè)BUFMR、本時(shí)鐘區(qū)域的CMT以及上下相鄰時(shí)鐘區(qū)域的CMT、16個(gè)BUFG、本時(shí)鐘區(qū)域以及水平相鄰時(shí)鐘區(qū)域的BUFH。

FPGA 芯片內(nèi)部

BUFIO：在相同的時(shí)鐘區(qū)域內(nèi)，其可以被 MRCC、SRCC、MMCM 的 CLKOUT0~3、CLKFBOUT 驅(qū)動(dòng)，還可以被本時(shí)鐘區(qū)域以及上下相鄰區(qū)域的 BUFMR 驅(qū)動(dòng)；其只能驅(qū)動(dòng)本時(shí)鐘區(qū)域內(nèi)的 ILOGIC、OLOGIC 。
BUFR：在相同時(shí)鐘區(qū)域內(nèi)，其可以被MRCC、SRCC、MMCM的CLKOUT0~3、CLKFBOUT驅(qū)動(dòng)，還可以被本時(shí)鐘區(qū)域以及上下相鄰區(qū)域的BUFMR驅(qū)動(dòng)；其能驅(qū)動(dòng)本時(shí)鐘區(qū)域內(nèi)的CMT、本時(shí)鐘區(qū)域內(nèi)所有邏輯單元、以及16個(gè)BUFG（不推薦）。
BUFMR：其只能被本時(shí)鐘區(qū)域的MRCC以及某些GT時(shí)鐘驅(qū)動(dòng)；其能驅(qū)動(dòng)本時(shí)鐘區(qū)域以及上下相鄰區(qū)域的BUFIO、BUFR。
BUFG：其能被每個(gè)時(shí)鐘區(qū)域內(nèi)的SRCC、MRCC、CMT、GT、BUFR（不推薦）、其他BUFG；其可以驅(qū)動(dòng)CMT、GT時(shí)鐘、其他BUFG、FPGA內(nèi)任何邏輯單元、BUFH。
BUFH：其能被本時(shí)鐘區(qū)域以及左右相鄰時(shí)鐘區(qū)域內(nèi)的SRCC、MRCC、CMT、BUFG、GT時(shí)鐘驅(qū)動(dòng)；其能驅(qū)動(dòng)本時(shí)鐘區(qū)域的CMT、GT時(shí)鐘、以及本時(shí)鐘區(qū)域內(nèi)的所有邏輯單元。
GT時(shí)鐘之RXUSERCLK、TXUSERCLK：其能被任何BUFG、以及本時(shí)鐘區(qū)域內(nèi)的BUFH驅(qū)動(dòng);其只能驅(qū)動(dòng)專用的串行收發(fā)器模塊。
GT時(shí)鐘之RXOUTCLK、TXOUTCLK：其被專用的串行收發(fā)器模塊驅(qū)動(dòng)；其能驅(qū)動(dòng)BUFG、相同時(shí)鐘區(qū)域內(nèi)的CMT、BUFMR、BUFH以及相鄰時(shí)鐘區(qū)域內(nèi)的BUFH。
MGTREFCLK：其被外部MGT時(shí)鐘源驅(qū)動(dòng)；其能驅(qū)動(dòng)BUFG、相同時(shí)鐘區(qū)域內(nèi)的CMT、BUFMR、BUFH以及相鄰時(shí)鐘區(qū)域內(nèi)的BUFH。
CMT（PLL&MMCM）：其能被BUFG、SRCC（本時(shí)鐘區(qū)域以及上下相鄰時(shí)鐘區(qū)域）、MRCC（本時(shí)鐘區(qū)域以及上下相鄰時(shí)鐘區(qū)域）、GT（本時(shí)鐘區(qū)域）、BUFR（本時(shí)鐘區(qū)域或者上下相鄰時(shí)鐘區(qū)域加上BUFMR）、BUFMR、MMCM/PLL.CLKOUT0~3驅(qū)動(dòng)；其能驅(qū)動(dòng)BUFG、相同時(shí)鐘區(qū)域內(nèi)的BUFIO、BUFR、BUFH以及水平相鄰的時(shí)鐘區(qū)域的BUFH、MMCM/PLL。

參考鏈接

xilinx 7 系列 FPGA 時(shí)鐘

https://blog.csdn.net/XiaoQingCaiGeGe/article/details/84454524https://blog.csdn.net/XiaoQingCaiGeGe/article/details/84454588https://blog.csdn.net/XiaoQingCaiGeGe/article/details/84454615https://blog.csdn.net/XiaoQingCaiGeGe/article/details/84454669

7 Series FPGAs Clocking Resources

https://www.xilinx.com/support/documentation/user_guides/ug472_7Series_Clocking.pdf

UltraScale Architecture Clocking ResourcesUser Guide

https://www.xilinx.com/support/documentation/user_guides/ug572-ultrascale-clocking.pdf

原文鏈接：https://blog.csdn.net/XiaoQingCaiGeGe/article/details/84454524