1 引言

　　AD9224是美國AD公司生產(chǎn)的一種12位、40MSPS高性能模數(shù)轉(zhuǎn)換器。它具有片內(nèi)高性能采樣保持放大器和電壓參考。在單一＋5V電源下,它的功耗,僅有376mW,信噪比與失真度為±0．7dB。且具有信號溢出指示位,并可直接以二進制形式輸出數(shù)據(jù)。AD9224采用多級差動流水線式結(jié)構(gòu)對輸出錯誤進行邏輯糾正,以保證在整個工作溫度范圍內(nèi)不失碼。AD9224的接口十分方便,可廣泛應用在圖象、通信系統(tǒng)以及醫(yī)療超聲波設備中。

　　2 內(nèi)部結(jié)構(gòu)與引腳說明

　　AD9224是一種高性能、單一電源供電的12位ADC,其內(nèi)部結(jié)構(gòu)框圖如圖1所示。

　　AD9224的模擬輸入范圍非常靈活,可以是DC或AC耦合的單端或差分輸入。AD9224采用四級流水線式結(jié)構(gòu),并由一個寬頻輸入采樣保持放大器來實現(xiàn)高效經(jīng)濟的CMOS流程。它的最后一級只包含一個閃爍式A／D,而其它三級都包含有連接到比較放大器MDAC的低分辨率閃爍式A／D。因而可用殘余放大器把重構(gòu)的DAC輸出和閃爍式A／D之間的差別放大以用于流水線的下一級,每一級中冗余的一位用于錯誤的數(shù)字糾正。流水線式結(jié)構(gòu)在同樣的流水線延遲與等待時間條件下可以有更大的通過率,也就是說當轉(zhuǎn)換器在每個時鐘周期之中能撲捉一個新的采樣輸入時,轉(zhuǎn)換的全部完成和數(shù)據(jù)輸出實際上花費了三個時鐘周期。將數(shù)據(jù)溢出標志位（OTR）及數(shù)字輸出鎖入輸出緩沖器可用來驅(qū)動輸出管腳。

圖2為AD9224的引腳圖,各引腳功能說明如下：

　　1（CLK）：時鐘輸入;

　　2（BIT12）：數(shù)據(jù)輸出最低位LSB;

　　3～12（BIT11～2）：數(shù)據(jù)輸出;

　　13（BIT1）：數(shù)據(jù)輸出最高位MSB;　　

　　14（OTR）：數(shù)據(jù)溢出標志位;

　　15、26（AVDD）：＋5V模擬電源;

　　16、25（AVSS）：模擬地;

　　17（SENSE）：參考選擇;

　　18（VREF）：輸入?yún)⒖歼x擇;

　　19（REFCOM）：通用參考（AVSS）;

　　20、21（CAPT、CAPB）：減噪管腳;

　　22（CML）：共模方式;

　　23（VINA）：模擬輸入（同相端）;

　　24（VINB）：模擬輸入（反相端）。

　　當輸入超出輸入范圍時,OTR位的相應輸出結(jié)果如表1所列。

　　3 典型應用

　　3.1 模擬輸入范圍

　　AD9224可以在內(nèi)部參考與外部參考方式下采用不同的電路設計來獲得靈活的模擬輸入范圍。其不同電路連接時的模擬輸入范圍見表2所列。

　　3.2 模擬輸入的驅(qū)動電路

　　AD9224的高度靈活的輸入結(jié)構(gòu)使它可以與單端或差分輸入電路接口。其輸入范圍可參照表2。操作的最優(yōu)模式、模擬輸入的范圍以及相關(guān)接口電路應由特定應用的需要來決定。其直流耦合單端輸入多應用于數(shù)據(jù)采集和成像技術(shù)的場合。同時在許多通訊應用中,為進行正確的檢波,也需要直流耦合輸入方式。圖3是一個AD9224應用于交流耦合的單端輸入典型電路。

　　另外,單端操作往往受驅(qū)動放大器的限制。在單端直流耦合應用中,當輸出接近正的輸出電壓限制時,往往不能保持其低失真率。因此高性能直流耦合的輸入方式經(jīng)常要用到單端—差分電路。而單端操作則需要VINA與輸入信號源AC或DC耦合,同時 VINB管腳則必須被偏置到適當?shù)碾妷?。如果將VINA、VINB的位置顛倒,則很容易產(chǎn)生信號的翻轉(zhuǎn)。VIN的輸入范圍比較靈活,由于VINA、 VINB及VCML與VREF相獨立,因此VREF可以被短接或重構(gòu)以獲取2～4V的輸入范圍。連接到CML上的對稱的R—C網(wǎng)絡可使AD9224有效地抑制電源偏差及噪聲。其中C1、C2的值依賴于電阻R的大小,C1、C2一般選用0．1μF的陶瓷電容和10μF的鉭電容相并聯(lián),以便在寬頻條件下保持低阻抗時獲取一個低截止點的頻率。RS對緩沖放大器和AD輸入起了孤立作用。

　　差分模式可在寬頻條件下提供最優(yōu)的THD（總諧波失真）和SFDR（無雜散信號動態(tài)范圍）性能（相對于單端輸入方式）,這在輸入頻率接近或遠離 Nyquist頻率（fin＞Fs／2）時尤為顯著,一般可用于大多數(shù)需要基于光譜應用的場合。差分方式要求VINA和VINB對稱驅(qū)動,也就是說兩個相同輸入信號在通過了連接到VINA、VINB的驅(qū)動電路以后,其相位必須保持一致。AD9224的差分方式有如下優(yōu)點：

　　（1）信號擺幅更小,因此很容易達到對輸入信號的線形要求;

　?。?）由于信號擺幅更小,因此允許使用已另外被凈空高度限制強制的放大器;

　?。?）減少了偶次諧波分量;

　?。?）提高了對噪音的抗干擾能力。

　　圖4所示電路是一種直流耦合差分輸入的理想模式。在這種模式下,直流輸入將上升到關(guān)于參考電壓對稱擺動的點上。R＋是一個可選電阻,當需要的參考驅(qū)動較多時,它可以產(chǎn)生所需的電流。在應用DC耦合的場合,如果需要最優(yōu)失真性能,圖4所示的電路應當是最佳選擇。這個電路是把兩個放大器配置為一個對稱單元以形成差分放大器。放大器的差分驅(qū)動電路可以把一個以地為參考的2V的單端信號轉(zhuǎn)換為一個以AD的VREF管腳電壓為中心的4V的差分信號。單端輸入信號接到不同放大器的兩個相反的輸入上可以驅(qū)動差分放大器,放大器可選用雙通道放大器AD8056。通常為保護AD9224不受過電壓的影響,應當在放大器的輸出端和AD的輸入之間加一個接地二極管。如果放大器和AD9224用同樣的正電源,那么,AD就不會受到過電壓的影響。

　　在不需要直流耦合的系統(tǒng)中,用一個有中間抽頭的RF變壓器對AD9224而言是產(chǎn)生差分輸入的最好方法。使用RF變壓器相對于其它方法具有很多的優(yōu)越性,它對偶次失真分量和共模噪聲干擾有很好的抑制作用。同時,RF變壓器還對信號源和AD具有一定的隔離作用。AD9224的采樣時序如圖5所示。

　　A／D對模擬輸入的采樣是在時鐘輸入的上升沿進行的,時鐘為高時為保持時間,時鐘為低時,輸入SHA處于采樣模式。如果過度的時鐘抖動或系統(tǒng)干擾恰巧發(fā)生在時鐘的上升沿之前,那么輸入SHA有可能得到的是錯誤的數(shù)值。在設計時應當盡量避免這種情況的發(fā)生。當使用內(nèi)部或外部參考方式時,還應當在CAPT與 CAPB之間加一個電容網(wǎng),如圖6所示。該電容網(wǎng)的作用有三個：其一是與內(nèi)部參考放大器A2一起在大頻率范圍下提供一個低阻抗源以驅(qū)動A／D內(nèi)部電路。其二是提供A2需要的補償。其三是限制由參考電源產(chǎn)生的噪聲干擾。

　　另外,為減少高頻干擾,在制作電路板時應盡量采用四層板,在中間加上地線層和電源層。另外,由于采樣時鐘的相位抖動會對AD產(chǎn)生相當于模擬輸入正弦波所產(chǎn)生的影響,而時鐘輸入對AD9224來說相當于一個模擬輸入,因此應當盡量選擇低抖動晶體振蕩器。建議采用將80MHz的時鐘分頻以獲得40MHz時鐘信號的方法,并將時鐘電路與系統(tǒng)模擬電路、數(shù)字電路相隔離,以防止其產(chǎn)生噪聲。