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實(shí)例的內(nèi)容及目標(biāo)
1.實(shí)例的主要內(nèi)容
本節(jié)通過Verilog HDL語(yǔ)言編寫一個(gè)具有“百分秒、秒、分”計(jì)時(shí)功能的數(shù)字跑表,可以實(shí)現(xiàn)一個(gè)小時(shí)以內(nèi)精確至百分之一秒的計(jì)時(shí)。
數(shù)字跑表的顯示可以通過編寫數(shù)碼管顯示程序來實(shí)現(xiàn),本實(shí)例只給出數(shù)字跑表的實(shí)現(xiàn)過程。讀者還可以通過增加小時(shí)的計(jì)時(shí)功能,實(shí)現(xiàn)完整的跑表功能。
2.實(shí)例目標(biāo)
本實(shí)例主要實(shí)現(xiàn)了計(jì)數(shù)及進(jìn)位的設(shè)計(jì),通過幾個(gè)always模塊的設(shè)計(jì)實(shí)現(xiàn)一個(gè)特定用途的模塊——數(shù)字跑表。通過本實(shí)例,讀者應(yīng)達(dá)到下面的一些實(shí)例目標(biāo)。
• 初步掌握Verilog語(yǔ)言的設(shè)計(jì)方法。
• 完成一個(gè)數(shù)字跑表的設(shè)計(jì)。
原理簡(jiǎn)介
本數(shù)字跑表首先要從最低位的百分秒計(jì)數(shù)器開始,按照系統(tǒng)時(shí)鐘進(jìn)行計(jì)數(shù)。計(jì)數(shù)至100后向秒計(jì)數(shù)器進(jìn)位,秒計(jì)數(shù)器以百分秒計(jì)數(shù)器的進(jìn)位位為時(shí)鐘進(jìn)行計(jì)數(shù)。計(jì)數(shù)至60后向分計(jì)數(shù)器進(jìn)位,分計(jì)數(shù)器以秒計(jì)數(shù)器的進(jìn)位位為時(shí)鐘進(jìn)行計(jì)數(shù),讀者可以自行增加小時(shí)計(jì)數(shù)器。
數(shù)字跑表巧妙地運(yùn)用進(jìn)位位作為計(jì)數(shù)時(shí)鐘來減少計(jì)數(shù)的位數(shù)。如果統(tǒng)一使用系統(tǒng)時(shí)鐘作為計(jì)數(shù)時(shí)鐘,那秒計(jì)數(shù)器將是一個(gè)6000進(jìn)制的計(jì)數(shù)器,而分計(jì)數(shù)器將是一個(gè)3600000進(jìn)制的計(jì)數(shù)器。這樣將極大的浪費(fèi)FPGA的邏輯資源。而使用進(jìn)位位作為計(jì)數(shù)時(shí)鐘,只需要一個(gè)100進(jìn)制的計(jì)數(shù)器和兩個(gè)60進(jìn)制的計(jì)數(shù)器。
如圖是本實(shí)例的數(shù)字跑表模塊圖。
在實(shí)際的設(shè)計(jì)中,為了使計(jì)數(shù)器更加簡(jiǎn)單,計(jì)數(shù)器使用高低位兩個(gè)計(jì)數(shù)器實(shí)現(xiàn)。100進(jìn)制計(jì)數(shù)器分別是高位10進(jìn)制計(jì)數(shù)器,低位10進(jìn)制計(jì)數(shù)器;60進(jìn)制計(jì)數(shù)分別是高位6進(jìn)制計(jì)數(shù)器,低位10進(jìn)制計(jì)數(shù)器。這樣整個(gè)數(shù)字跑表使用6個(gè)計(jì)數(shù)器實(shí)現(xiàn)。
同時(shí)由于10進(jìn)制計(jì)數(shù)器重復(fù)使用了5次,可以使用獨(dú)立的模塊實(shí)現(xiàn)10進(jìn)制計(jì)數(shù)器,這樣就可以通過模塊復(fù)用來節(jié)省整個(gè)模塊使用的資源。
數(shù)字跑表提供了清零位CLR和暫停位PAUSE,百分秒的時(shí)鐘信號(hào)可以通過系統(tǒng)時(shí)鐘分頻提供。分頻至1/100s,即可實(shí)現(xiàn)真實(shí)的時(shí)間計(jì)數(shù)。詳細(xì)的時(shí)鐘分頻設(shè)計(jì)讀者可參考相關(guān)的資料實(shí)現(xiàn),在本實(shí)例中不再提供。
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