摘要：介紹TDI-CCD的特點、工作原理，根據(jù)項目所使用的TDI-CCD的使用要求，設(shè)計一種基于Altera公司的現(xiàn)場可編程門陣列(FPGA)EP3C-25Q240的TDI-CCD驅(qū)動時序電路，驅(qū)動時序使用VHDL語言編寫，在QuartusⅡ平臺上進行時序仿真，通過在硬件電路中的測試結(jié)果表明，驅(qū)動時序滿足該款產(chǎn)品的要求。該實驗的主要目的是驗證這款TDI-CCD的性能，為其應(yīng)用和進一步的性能改善獲得必要的數(shù)據(jù)，以促進國產(chǎn)CCD的發(fā)展及應(yīng)用。
關(guān)鍵詞：TDI-CCD；驅(qū)動時序；現(xiàn)場可編程門陣列

    TDI-CCD(Time Delay and Integration)在最近幾年已經(jīng)發(fā)展成為航天、航空相機的理想圖像傳感器。主要應(yīng)用在低照度條件下，對低照度目標有很高的靈敏度。它主要有以下特點：首先它采用了TDI工作模式，隨著TDI積分級數(shù)M的增加有用信號線性相加，而噪聲信號是非相干平方根增加，這樣TDI-CCD的信噪比(SNR)可以提高倍；其次，由于它的積分級數(shù)是可以調(diào)節(jié)的，通過改變積分級數(shù)，就可以改變可見光CCD的曝光時間。因此，TDI-CCD可以在不同的照度下在不改變幀頻的情況下正常工作，例如，在黎明、黃昏或夜間成像，要求曝光時間長，對應(yīng)的增加TDI級數(shù)，在白天或者能見度較好的場合，對應(yīng)的減少TDI的級數(shù)，能在分辨率不變的情況下提高可見光CCD的靈敏度和均勻性；再次是采用TDI-CCD作為焦平面探測器可以減少相機相對孔徑，從而減少系統(tǒng)重量和體積。

l TDI-CCD工作原理
    在第一次曝光時間t1時，物體的第一行處在TDI的第五級，曝光電荷為Q1；在第二次曝光時間t2時，物體向前運動一行，這時物體的第二行處在TDI的第五級，曝光電荷為Q2，與此同時上次累積的電荷Q1轉(zhuǎn)移到第四級，再加上第四級曝光物體的第一行產(chǎn)生的曝光電荷Q1總共累積電荷2Q1；在第三次曝光時間t3時，物體繼續(xù)向前運動一行，這時物體的第三行處在TDI的第五級，曝光電荷為Q3與此同時上次累積的電荷Q2轉(zhuǎn)移到第四級，再加上第四級曝光物體的第二行產(chǎn)生的曝光電荷Q2總共累積電荷2Q2，TDI的第三級曝光物體的第一行再加上從第四級轉(zhuǎn)移過來的2Q1，第三級總共累積電荷3Q1；在第四次曝光時間t4時，物體繼續(xù)向前運動一行，這時物體的第四行處在TDI的第五級，產(chǎn)生曝光電荷Q4并且轉(zhuǎn)移上次的累積電荷Q3到TDI的第四級，第四級曝光物體第三行產(chǎn)生曝光電荷Q3，再加上從第五級轉(zhuǎn)移來的Q3，第四級累積電荷2Q3，第三級曝光物體第二行加上從第四級轉(zhuǎn)移來的電荷總共產(chǎn)生累積電荷3Q2，第二級曝光物體第一行再加上從第三級轉(zhuǎn)移來的電荷總共產(chǎn)生累積電荷為4Q1；在第五次曝光時間t5時，物體繼續(xù)向前運動一行，這時物體的第五行處在TDI的第五級，產(chǎn)生曝光電荷Q5并且轉(zhuǎn)移上次的累積電荷Q4到TDI的第四級，第四級曝光物體第四行產(chǎn)生曝光電荷Q4，再加上從第五級轉(zhuǎn)移來的Q4，第四級累積電荷2Q4，第三級曝光物體第三行加上從第四級轉(zhuǎn)移來的電荷2Q3總共產(chǎn)生累積電荷3Q3，第二級曝光物體第二行再加上從第三級轉(zhuǎn)移來的電荷為3Q2總共產(chǎn)生累積電荷為4Q2；第一級曝光物體第一行再加上從第二級轉(zhuǎn)移來的電荷4Q1總共產(chǎn)生累積電荷為5Q1。這是一款最大積分級數(shù)為五級的TDI，以此類推更多級數(shù)TDI的工作原理(見圖1)。

2 TDI-CCD驅(qū)動時序
    試驗采用的是4 096×96 TDI可見光CCD。它的結(jié)構(gòu)像一個長方形的面陣CCD，而實際上是線陣結(jié)構(gòu)，其行數(shù)由4 096個像數(shù)(探測器)組成，列數(shù)由96個像素組成。積分級數(shù)為16．32，48，64，96可調(diào)，96級積分工作狀態(tài)為PTDI16，PTDI32，PTDI48，PTDI64和PTDI1；
    64級積分工作狀態(tài)為PTDI16，PTDI32，PTDI48和PTDI1，PTDI64接-12 V電壓；第48級積分工作狀態(tài)為PTDI16，PTDI32同PTDIl，PTDI48，PTDI64接-12 V電壓；第32級積分工作狀態(tài)為PTDI16和PTDI1，PTDI32，PTDI48，PTDI64接-12 V電壓；第16級積分工作狀態(tài)為PTDI16，PTDI32，PTDI48，PTDI64接-12 V電壓。
    試驗通過在硬件電路中使用八位開關(guān)加偏置電壓實現(xiàn)積分級數(shù)的可調(diào)。這款CCD為八路輸出結(jié)構(gòu)，總頻率為100 MHz，每組分別為12．5 MHz。其中第一路至第七路的有用信號為514個，其中有兩個用于采集暗電平，第八路為518個其中有兩個用于采集暗電平，時序設(shè)計中采用每路輸出525個電平，多余的都為空信號用于采集噪聲信號。
    試驗使用的這款TDI-CCD總共需要15路驅(qū)動信號，積分級數(shù)控制信號PTDI16，PTDI32，PTDI48，PTDI64在硬件電路中通過撥碼開關(guān)加偏置電壓實現(xiàn)，其他的11路行轉(zhuǎn)移信號和水平移位讀出信號在軟件中實現(xiàn)(圖2所示)。其中，PIG在級數(shù)選通時起撇出多余級數(shù)信號的作用；時鐘PTDI1，PTDI2，PTDI3通過電平變換來控制信號電荷的行轉(zhuǎn)移，頻率為20 kHz；積分區(qū)信號經(jīng)PTDI3轉(zhuǎn)到PSG，再由PSG轉(zhuǎn)到PTG，PTG轉(zhuǎn)到水平移位寄存器控制信號PMl，PM2，PM3，PM4，最后由多路傳輸器輸出。TDI-CCD電極邏輯關(guān)系如圖2所示。

3 驅(qū)動時序的仿真實現(xiàn)
    試驗采用Altera公司的EP3C25Q240，使用這款FPGA中的PLL電路對20 MHz時鐘倍頻產(chǎn)生50 MHz時鐘作為系統(tǒng)的主總時鐘CLK。采用Altera
公司開發(fā)的QuartusⅡ作為開發(fā)平臺，采用VHDL語言進行時序設(shè)計。系統(tǒng)有兩路輸入信號分別為總時鐘CLK，復(fù)位信號Reset。15路輸出信號作為TDI-CCD的輸入時序信號(PTDI16，PTDI32，PTDI48，PTDI64和PTDI1)，但是該時序不能直接驅(qū)動TDI-CCD，因為它的電壓及功率值無法滿足TDI-CCD的需要，所以在FP-GA與CCD之間增加脈沖驅(qū)動電路，試驗采用CCD驅(qū)動器EL7155。
    在QuartusⅡ中的仿真結(jié)果如圖3～圖5所示。由圖3可看出TDI-CCD的工作過程可以分為兩個階段：行轉(zhuǎn)移階段和光積分階段。在行轉(zhuǎn)移階段(如圖4所示)通過時鐘PTDI1～PTDI3的三相交疊脈沖的作用實現(xiàn)將積分電荷轉(zhuǎn)移到水平移位寄存器中，PTDI1～PTDI3在每個時刻必須保證至少有一個高電平和一個低電平，而此時PM1～PM4保持不變，水平移位寄存器停止工作。

    在光積分階段(如圖5所示)，四相時鐘PM1～PM4共同作用將水平移位寄存器中的電荷讀出，每個階段分別循環(huán)525次，此時三相時鐘保持不變，同樣的PM1～PM4在每個時刻也必須保證至少有一個高電平和一個低電平。四相時鐘與三相時鐘相比，比較適合較高的工作頻率。

4 結(jié)語
    該時序在硬件電路中成功驅(qū)動了這款TDI-CCD，驗證了軟硬件的正確性和準確性以及CCD的性能。同時該時序還有一定的靈活性，通過改變輸入時鐘的頻率，它的輸出頻率是可以調(diào)整的，并且可以滿足很高的頻率要求。時序的穩(wěn)定性比較好，在硬件電路中可以隨時按復(fù)位按鈕調(diào)整輸出。在FPGA的基礎(chǔ)上設(shè)計時序，使硬件電路設(shè)計簡單化。