如今，F(xiàn)PGA已成為數(shù)字信號處理系統(tǒng)的核心器件，尤其在數(shù)字通信、網(wǎng)絡、視頻和圖像處理等領域?，F(xiàn)在的FPGA不僅包含查找表、寄存器、多路復用器、分布式塊存儲器，而且還嵌入專用的快速加法器、乘法器和輸入，輸出設備。FPGA具有實現(xiàn)高速并行運算的能力，因而成為高性能數(shù)字信號處理的理想器件。此外，與專用集成電路(ASIC)相比，F(xiàn)PGA具有可重復編程的優(yōu)點。
    根據(jù)單位脈沖響應的不同，數(shù)字濾波器主要分為有限脈沖響應(FIR)和無限脈沖響應(IIR)2大類。在同樣的設計要求下，IIR方式計算工作量較小。但難以得到線性相位響應，且系統(tǒng)不易穩(wěn)定；FIR方式的計算工作量稍大，但在設計任意幅頻特性時，能保證嚴格的線性相位特性；由于其實現(xiàn)結構主要是非遞歸的，F(xiàn)lR濾波器可以穩(wěn)定工作。FIR數(shù)字濾波器是數(shù)字多普勒接收機的重要組成部分，因此，研究FIR數(shù)字濾波器的實現(xiàn)技術具有重要意義。隨著FPGA技術的不斷發(fā)展，F(xiàn)PGA逐漸成為信號處理的主流器件。而在FPGA中，數(shù)字濾波器不同的實現(xiàn)方法所消耗的FPGA資源是不同的，且對濾波器的性能影響也有較大差異。

1 FIR濾波器的原理及結構
    FIR濾波器存在N個抽頭的h(n)，N稱為濾波器的階數(shù)，其數(shù)學表達式為：
   
式中，x(k)為第k時刻的采樣值，y(n)為濾波器輸出。h(k)為FIR濾波器的第k級抽頭系數(shù)。
    通過對h(k)進行Z變換得到FIR的傳遞函數(shù)H(Z)，其在Z域內(nèi)的形式如下：
   
    因此，根據(jù)傳遞函數(shù)H(Z)和FIR濾波器系數(shù)的對稱性，可得FIR濾波器的一般實現(xiàn)結構，如圖1所示。

    從串行結構中可以看出，F(xiàn)IR濾波過程就是一個信號逐級延遲的過程，將各級延遲輸出加權累加，得到濾波輸出，其中最主要的運算是乘累加運算。FIR每完成一次濾波過程需要進行N次乘法和(N-1)次加法運算，N為濾波器的階數(shù)。所以，濾波器的運算量完全取決于N的大小，當N很大時，延遲將非常長，無法實現(xiàn)高速信號處理。
    根據(jù)FIR數(shù)字濾波器的對稱特性，可以先進行加法運算，然后對加法運算的結果進行串行乘累加運算，從而得到改進的串行結構。與串行結構相比，改進的濾波器完成一次濾波的時鐘周期減半，乘累加次數(shù)減半，提高了處理速度，但同時要消耗更多的硬件資源。圖1(b)為Ⅳ位偶數(shù)時改進的串行結構。與串行結構相似，濾波器的運算量完全取決于N的大小，當N很大時，延遲將非常長，無法實現(xiàn)高速信號處理。
    將串行結構展開，根據(jù)濾波器的信號流圖用多個乘法器和加法器并行實現(xiàn)，得到FIR濾波器的并行實現(xiàn)結構，如圖1(c)所示。并行濾波器的濾波速度快，一個時鐘周期內(nèi)完成一次濾波，但消耗大量的FPGA資源，如乘累加器，且器件的延遲較大，工作頻率不宜太高。
    FPGA具有規(guī)整的內(nèi)部邏輯陣列和豐富的連線資源，特別適合用于數(shù)字信號處理。但以前FPGA一般用于系統(tǒng)邏輯或時序控制，很少應用在信號處理方面。其原因主要是FPGA中缺乏實現(xiàn)乘法運算的有效結構。隨著FPGA技術的不斷發(fā)展，查找表(LUT)技術的應用有效地解決了這個問題，使FPGA在數(shù)字信號處理方面得到了廣泛應用。

2 基于分布式算法的FIR濾波器的實現(xiàn)
2．1 分布式算法原理
    上世紀70年代Croisie提出了分布式算法DA(Distributed Arithmetic)，但由于其特別適合用FPGA實現(xiàn)，所以直到Xilinx公司在FPGA中使用查找表(LUT)后，DA才被廣泛應用在FPGA求乘積和中。
    FIR的濾波輸出y可以表示為輸入x和系數(shù)h的內(nèi)積：
   
    由上述推導可知，分布式算法是一種以實現(xiàn)乘加運算為目的的運算方法。它與傳統(tǒng)實現(xiàn)乘加運算的先后順序不同。分布式算法在完成乘加功能時，是通過將各輸入數(shù)據(jù)每一對應位產(chǎn)生的部分積預先進行相加形成相應部分積，然后在對各部分積預先進行累加形成最終結果；而傳統(tǒng)算法是等到所有乘積產(chǎn)生之后再進行相加來完成乘加運算。
2．2 分布式FIR的實現(xiàn)結構
    圖2為分布式FIR濾波器的直接實現(xiàn)結構。對于小位寬的數(shù)據(jù)，DA算法不僅速度快，而且所占用的芯片資源少。

2．3 性能優(yōu)化方法
    1)流水線結構法 在濾波器中間增加適當?shù)募拇嫫?，構成流水線結構。在并行結構實現(xiàn)中添加流水線結構，可以提高濾波器速度，使其工作在更高的工作頻率。對于速度固定的數(shù)據(jù)，可以通過多次復用乘累加器來節(jié)省資源。
    2)查找表分隔法 在用LUT實現(xiàn)分布式算法時，由于LUT的規(guī)模隨著N的增加呈現(xiàn)指數(shù)增長，如果濾波器系數(shù)N過大，則查找表的規(guī)模十分龐大。為了減小規(guī)模，可以利用部分表計算。由于FIR濾波器是線性濾波器，因此低階濾波器輸出可以相加，由此定義一個高階濾波器的輸出。例如，把16輸入的查找表分割成4個并行的查找表。
    查找表的分隔技術和流水線技術可以大大減小設計規(guī)模，同時并不會降低濾波速度。使用DA算法實現(xiàn)的FlR濾波器與傳統(tǒng)的算法相比，DA算法可以極大地減少硬件電路規(guī)模，很容易實現(xiàn)流水線處理，提高電路的執(zhí)行速度。
2．4 3種結構實現(xiàn)的比較
    改進串行結構、并行結構、DA結構實現(xiàn)的比較如下：
    1)改進串行結構 ①優(yōu)點：使用資源少，只需一些寄存器、乘累加器便可完成整個濾波運算；②缺點：濾波速度慢，一次濾波所需的時鐘數(shù)由濾波器的階數(shù)決定。階數(shù)較高的濾波器，濾波周期很大，無法實現(xiàn)高速濾波。
    2)并行結構 ①優(yōu)點：完成濾波的速度快，直接并行濾波器可以在一個時鐘周期內(nèi)完成一次濾波；②缺點：消耗大量的乘累加器，器件延遲較大，工作頻率不可能太高。
    3)DA結構 與串行結構實現(xiàn)相比，DA實現(xiàn)濾波速度較快，其濾波周期由數(shù)據(jù)寬度決定而與濾波器的階數(shù)無關；而與并行實現(xiàn)相比，DA實現(xiàn)消耗的資源較少。且容易實現(xiàn)流水線處理，提高電路的執(zhí)行速度。
    在設計中，當資源成本為主要制約時，根據(jù)速度要求，選擇串行結構實現(xiàn)或DA結構實現(xiàn)；而當速度成為主要制約時，則根據(jù)資源成本因素，選擇并行實現(xiàn)結構或DA結構實現(xiàn)。在一般的應用設計中，一般采用DA結構實現(xiàn)。

3 實例設計與仿真
3．1 FIR濾波器的設計
    利用Matlab中的FDATool工具設計一個33階，F(xiàn)s=48kHz，F(xiàn)c=10．8 kHz的FIR濾波器，其幅值、相位響應見圖3。為了便于FIR濾波器的FPGA實現(xiàn)，減小誤差，將濾波器的系數(shù)量化取整后，在FPGA中實現(xiàn)采用的濾波系數(shù)為{-11，14，18，-11，-25，4，32，6，-38，-21，43，45，-47，-96，50，319，457，319，50，-96，-47，45，43，-21，-38，6，32，4，-25，-11，18，14，-11}。

3．2 FIR濾波器的FPGA實現(xiàn)與仿真
    在Xilinx 10．1 ISE平臺中，選用Virtex-5系列的XC5VSXT50T器件，用Verilog HDL語言設計串行結構、并行結構的、以及DA結構，并在ModelSim中對3種結構實現(xiàn)進行仿真。設計中輸入數(shù)據(jù)的位寬設為16位，而輸入數(shù)據(jù)在運算處理前位寬擴展到17位。所用仿真激勵為單位階躍響應，時鐘周期為Tck=10 ns。ModelSim中的仿真結果如圖4所示。

    圖4中依次為改進的串行實現(xiàn)，并行實現(xiàn)和DA實現(xiàn)的仿真結果，其濾波周期分別為180 ns，10 ns和180 ns。上述設計的改進串行結構、并行結構和DA結構分別在XC5VSX50T中實現(xiàn)后，所消耗的FPGA內(nèi)部各種資源如表1所示。

從表l可以看出，并行實現(xiàn)消耗的資源最多，其次是DA實現(xiàn)，最小是串行實現(xiàn)。而從濾波速度上來看，并行濾波速度最快，1個時鐘周期便可濾波1次；而串行實現(xiàn)速度慢，其濾波周期取決于濾波器的階數(shù)，對17階的對稱濾波器而言，濾波一次占9個時鐘周期，濾波輸出占1個時鐘周期；相對串行實現(xiàn)和并行實現(xiàn)，DA實現(xiàn)的濾波周期取決于處理的數(shù)據(jù)寬度，上述設計中DA實現(xiàn)的濾波處理數(shù)據(jù)位寬是17位，所以濾波一次占17個時鐘周期，濾波輸出占用1個時鐘周期。

4 結束語
    在實際應用中，當濾波器設計對濾波速度要求不高時，可采用串行結構或改進串行結構來實現(xiàn)，這樣可以選取資源較少的器件，降低設計成本；當對濾波速度有較高要求時，可以考慮采用并行或DA來實現(xiàn)。并行實現(xiàn)濾波周期為時鐘周期，速度快，但消耗的資源多，成本高；DA實現(xiàn)速度較快，消耗的資源較少，成本耗費較低。在數(shù)字多普勒接收機的實現(xiàn)過程中，根據(jù)接收機的性能要求以及所選用的FPGA器件資源，選取最優(yōu)的FlR濾波器實現(xiàn)結構。隨著FPGA查找技術的發(fā)展，具有較快的濾波速度和消耗較少資源的DA算法在FIR數(shù)字濾波領域得到了廣泛應用。