美國國家半導體推出的全新12位模數轉換器(ADC)在采樣速率、動態(tài)性能和集成功能集方面實現了很大的飛躍，其采樣速率高達3.6GSPS，同時能將基底噪聲保持在-147dBm/Hz。即使是性能最接近的單片競爭產品，也只能實現在1GSPS下12位分辨率的信號采樣，這樣的性能飛躍究竟是如何實現的？優(yōu)良的采樣速率和噪聲特性是如何得到的？使用了哪些基礎架構和處理技術？以3.6GSPS速率采樣的12位數字數據是如何采樣及處理的？需要什么樣的時鐘電路？本文將就上述問題以及接踵而至的其它諸多問題進行討論，并將在最后總結可能將受益于該技術的一些應用領域。

　　千兆采樣率級別的ADC設計工程師在系統(tǒng)架構上的選擇相對有限，通?？扉W式(flash)或折疊式(folding)最為合適。其它諸如流水線(pipeline)架構、分級式(sub-ranging)架構或多步式(multi-step)架構均使用了某種形式的判決反饋回路。例如，在流水線架構中，被采樣的模擬信號被低分辨率的ADC轉換為數字信號，接著由低分辨率的數模轉換器(DAC)還原成模擬信號，這會產生一個誤差電壓，之后該電壓又一次被轉換為數字信號，再由控制邏輯進行處理。這一系列連續(xù)事件最終限制了流水線架構所能獲得的最大采樣速率。一些流水線架構的ADC可能同時使用時間交錯采樣來獲得更高的采樣速率，但這樣的方法在功耗方面的效率相對較低。

　　盡管由于單次轉換僅受限于并行工作的一系列比較器的開關速率，快閃型架構在理論上可實現最快的采樣速率，但它同樣存在一個重大弊端，即獲得N位的分辨率需要2N–1個數據比較器。在分辨率高于8位時，這樣做將以巨大的占位面積和更高的功耗為代價。此外，在分辨率為8位或更高時，對如此多的比較器輸出信號進行編碼也將帶來額外的速率限制?；谏鲜鲈?，美國國家半導體全新的12位ADC系列使用了折疊式系統(tǒng)架構，并結合了內插技術和對用戶透明的片內自校準專利技術。

　　折疊式架構的情況與快閃式基本一致，不同的是比較器可根據折疊階數進行共享，因此大幅減少了比較器數目。假設折疊階數為f，則n位轉換器所需的比較器數目為2N/f+f–2。內插技術還減少了所需的前端放大器數量，從而使輸入信號的負載最小化，進一步降低了功率需求。但折疊式也有一個缺點，與快閃式相比，它更容易受器件偏移的影響。為補償偏移帶來的影響，ADC12D1800采用了專利的片內自校準方案來矯正ADC前置放大電路中的偏移。這將降低折疊式架構產生的積分非線性(INL)誤差。與其它系統(tǒng)架構相比，折疊內插式與片內自校準技術的結合大大節(jié)省了芯片裸片面積和功耗。上電后自校準在芯片內自動運行，無需任何外部信號或控制電路。該系列ADC采用美國國家半導體自有的0.18μm純CMOS工藝制造，這種工藝是為獲得最大噪聲性能同時盡可能降低功耗而專門開發(fā)的。其它超高速ADC采用Bipolar(雙極)或BiCMOS工藝技術制造，通常需要2個或更多的電源軌且功耗極大。圖1中給出了雙ADC12D1800的模塊圖，該芯片運行在1.8V至2.0V的單軌電源下，每個通道的功耗僅為2.05W。

圖1：12位模數轉換器ADC12D1800模塊圖。

　　超高速ADC支持電路

　　要利用ADC12D1800這樣的數據轉換器獲得高性能表現，必須保證支持電路的性能與數據轉換器本身相當。支持電路的要素包括：高性能，低抖動時鐘源；用來驅動ADC輸入的高線性、低噪聲放大器或平衡-非平衡變壓器；用來采集和處理Gbps級數據的高速FPGA或ASIC技術。

　　產生GHz級的時鐘信號

　　數據轉換系統(tǒng)中最重要的子電路之一就是時鐘源，時鐘信號的精度直接影響轉換器的動態(tài)性能。時鐘源必須具有非常微小的時鐘抖動和相位噪聲。一個完美的時鐘發(fā)生器應該總是在相同的時間間隔發(fā)出時鐘沿。而在實際操作中，時鐘沿到來的時間間隔總是不斷變化的。由于時鐘信號的不確定性，采樣波形的信噪比(SNR)可能不盡如人意。時序不確定性/時鐘抖動越嚴重，對ADC基底噪聲的影響越惡劣，因此信噪比越低。采樣時鐘信號的諧波也會混雜在模擬輸入信號中，導致互調失真(IMD)和噪聲功率比(NPR)性能下降。因此，需要具有出色雜散噪聲性能的低抖動時鐘源。抖動產生的噪聲未超過量化噪聲(1/2LSB)時，來自所有信號源的可容忍最大時鐘抖動(Tj)可由以下簡單公式進行計算：

　　如果輸入電壓(VIN)優(yōu)化后等于ADC的滿量程電壓(VINFSR)，那么時鐘抖動要求便成為ADC分辨率(N位)和輸入采樣頻率(fin)的一個影響因素。可用以下公式計算滿足期望信噪比規(guī)格所要求的時鐘抖動：

　　當輸入頻率為奈奎斯特(Nyquist)采樣率(1.8GSPS轉換率對應的輸入頻率為900MHz)，60dB信噪比對應的整體時鐘抖動為180fs。這種極低的時鐘抖動可用LMX2541配合適當的基準振蕩器，或者用最高頻率1.0GSPS的LMK04000系列的ADC12D1000來實現。這兩種方案的雜散諧波失真性能都不會限制模數轉換器的動態(tài)性能。表1列出了關于美國國家半導體LMK0X000時鐘產品的詳細信息。

　　模擬輸入電路只有兩種組件可供選擇：寬帶差分放大器或者平衡-不平衡變壓器(要實現最優(yōu)動態(tài)性能，模擬輸入必須為差分驅動方式)。由于變壓器是無源器件，因此沒有任何功耗。輸入功率基本等于輸出功率，只是在變壓器繞組上有輕微損耗。由于變壓器是無源器件，因此失真通常小于差分放大器。但是在使用變壓器時，難以在維持阻抗與ADC輸入匹配的同時控制信道增益。此外，變壓器比高性能差分放大器更容易發(fā)生增益和相位失配。放大器可以提供高增益(固定和可變的)、直流耦合和ADC輸入保護。帶有輸出箝位功能的放大器對防止過高的模擬輸入非常有幫助。在變壓器輸出端使用快速箝位二極管通常不可行，因為增加的這個電容將使信號帶寬和動態(tài)性能降低。

　　ADC12D1800的滿量程差分輸入電壓為0.8V p-p。雖然不會立刻體現出來，但這個相對較小的滿量程范圍有它潛在的好處。其它超高速ADC依靠較寬的輸入VINFSR(>2V p-p)電壓來試圖獲得盡可能高的信噪比。盡管理論上可行，但實際上一個2V p-p的高頻信號通過平衡-非平衡變壓器或者差分放大器之后很難保持低失真。當信號幅值增加，尤其是信號頻率也提高時，幅值與相位匹配將變差。而且幅值越高，諧波和非諧波失真也會越嚴重。

　　同樣值得注意的是，由于要求的時鐘源抖動性能和VIN/VINFSR之比相關，通過使模擬輸入低于標稱VINFSR來最大化放大器或平衡-非平衡的失真性能，可以補償高VINFSR值的影響，這將會對時鐘源產生更加嚴格的要求。推薦用LMH6554和LMH6517這兩款放大器來驅動ADC12D1X00系列ADC。

表1：LMK時鐘產品系列。

　　高速數字數據的采集和處理

　　ADC12D1X00系列ADC提供一個可被解復用的數據采集時鐘(DCLK)，其頻率可被降至現有FPGA技術可處理的能力范圍之內。ADC12D1800為它的兩個通道分別提供了經解復用的數據輸出。該ADC將兩個連續(xù)采樣信號同時分別輸出到兩根12位數據總線上(1:2解復用)。如果該ADC被配置為單通道器件并采用DES(雙沿采樣)模式，那么采樣速率將從1.8GSPS倍增加到3.6GSPS。在這種模式下，四個連續(xù)的采樣信號可同時分別提供給四根總線上(1:4解復用)。盡管這種將數字輸出信號解復用的方法使數據傳輸速率減少至采樣速率的一半，但輸出數據位數卻變成了原來的兩倍。如果需要的話，數據也可以直接以1:1的方式輸出。

　　在3.6GSPS采樣速率和1:4解復用模式下，12位的數據將同步輸出到一個900MHz的時鐘。即使在這個降低的速率下，一些FPGA存儲器和鎖存器還是無法直接采集該數據，采用DDR DCLK選項將會對此有所幫助。借助這個選項，數據將會在時鐘上升沿和下降沿兩個時刻輸出。雖然DDR信令的數據傳輸速率保持不變，但時鐘頻率降低了一半(變?yōu)楦菀卓刂频?50MHz)。參考設計板(ADC12D1X00RB)上的Virtex-4器件配備了數字時鐘管理模塊(DCM)，該模塊允許時鐘信號在器件內部產生，并對輸入數據時鐘保持鎖相。出于調試目的，ADC12D1X00能在四個輸出端口提供完全獨立于輸入信號的測試模式。該ADC是自由運行的，而且測試模式發(fā)生器與包括OR+/-端口在內的輸出相連。測試模式輸出在DES模式和非DES模式下完全相同。每個端口都給出了一個12位的唯一字符，該字符的各位按照數據表中的描述在1和0間變化。

　　向軟件定義無線電架構遷移

　　軟件定義無線電(SDR)的關鍵特征被定義在數字域，而非模擬域。硬件定義無線電(HDR)的混頻、下變頻、濾波和其它信號處理絕大部分是用模擬器件完成的，與此相反，軟件定義無線電的信號處理基本上是在FPGA或ASIC內部完成的。軟件定義無線電具有這樣幾個優(yōu)勢：更高的靈活性、更低的復雜度、更小的體積和功耗，以及更低的硬件開發(fā)和重設計成本。為實現SDR方案，信號的數字化必須在更靠近天線的地方完成。這項技術能讓全部期望的信號帶在許多應用中不需要復雜、非線性的混頻器、本地振蕩器和濾波器(IF和基帶)就能完成數字化。軟件定義無線電在某種形式上已經存在多年，但由于之前ADC技術的限制，軟件定義無線電的運用僅僅局限在一小部分只需8位或10位噪聲性能的應用領域。

　　隨著這項12位新技術的誕生，許多全新的應用領域終于能夠利用軟件定義無線電體系架構帶來的優(yōu)勢，包括測試儀器(光譜分析儀、數字示波器)、雷達、通信(衛(wèi)星、微波回程、光鏈路)、多通道機頂盒(STB)、信號智能和激光雷達(LIDAR)領域。不管應用在以上哪個領域，軟件定義無線電技術都將減少元器件總數，削減物料清單成本，降低方案的尺寸和功耗，并提供極大的靈活性和可編程性。通過重用通用模擬前端模塊升級設備也可有助于減少未來的研發(fā)費用。