RISC-V被認為是繼X86架構和ARM架構之后第三個主流架構，也被當作是“中國芯”崛起的歷史機遇。10年過去了，RISC-V陣營取得的成績令人滿意嗎？Silicon Labs（亦稱“芯科科技”）首席技術官Alessandro Piovaccari近期接受行業(yè)媒體的專訪時，分享了對于RISC-V發(fā)展的觀點，歡迎往下閱讀完整的問答內容。

Silicon Labs首席技術官Alessandro Piovaccari

關于RISC-V架構的理解

Alessandro：RISC-V是一種指令集架構（ISA），不關注RISC-V處理器微架構的具體設計。當前，有幾種實現方法，商業(yè)化的設計，如Si-Five和Andes；完全開源的，如OpenHW組織（OpenHW Group）和LowRISC。Silicon Labs是OpenHW組織的創(chuàng)始成員之一，該組織由RISC-V組織的前執(zhí)行董事RickO’Connor創(chuàng)立，目前有近40家成員企業(yè)和10家合作伙伴，他們均為半導體行業(yè)的領先公司。

RISC-V處理器分為開源和商業(yè)化兩種，請介紹一下這個內核設計的技術支持的具體流程和內容？

Alessandro：沒錯。RISC-V處理器的商業(yè)實現以一種與Arm模式有些相似的商業(yè)模式提供。SiliconLabs和Arm是長期合作伙伴，我們在自己的所有32位產品中都使用了Arm的M系列內核作為主處理器。就目前來看，他們的處理器質量和軟件與工具生態(tài)系統(tǒng)都是無與倫比的。即使是通過合作，任何商業(yè)RISC-V供應商也需要一段時間才能達到同樣的生態(tài)系統(tǒng)成熟度。

就RISC-V而言，我們目前的應用主要集中在針對特定應用的硬件系統(tǒng)中的底層內核上，例如硬件控制器、軟件定義的無線電助手和機器學習推理管理器，它們通常需要高度定制化，以滿足功耗和實時處理方面異常嚴苛的要求。此過程要求可以訪問和完全控制處理器的開源硬件。傳統(tǒng)上，我們一直使用自主開發(fā)的8051架構實現方法，但是8位處理器沒有足夠的計算能力來滿足現代嵌入式物聯網系統(tǒng)的需求。

請問目前RISC-V開源指令集架構有哪些經典案例，分別適用于什么領域或場景？

Alessandro：在盧卡·貝尼尼教授指導下，瑞士蘇黎世聯邦理工學院和意大利博洛尼亞大學聯合設計了RISC-V內核，對于這些內核，我們有比較豐富的經驗。這些內核已作為開源技術通過Pulp項目組織對外提供，該組織已將其中一些內核用于微控制器和處理器實現，例如Pulpino。設計團隊創(chuàng)建了三種內核，最初它們都由Pulp項目組織負責維護，但是現在已經交給了其他組織。最小的2級流水線32位內核現在由LowRISC以“Ibex”的名稱發(fā)布并維護，而6級流水線32位內核和64位內核現在則由OpenHW組織以“CORE-V”的名稱發(fā)布并維護。我們主要關注32位內核，并且是其中的積極貢獻者和維護者。

對于復雜電路的應用，采用RISC-V架構來研發(fā)可能需要增加指令集，建立一些快捷路徑，這對晶圓面積的影響有多大？

Alessandro：計算能力是有成本的。在當前復雜的SoC中——包括Silicon Labs創(chuàng)建的用于物聯網應用的無線微控制器在內——內核會對最終裸片的尺寸造成一定的影響。在計算方面，除了片上存儲器，占用裸片面積最多的就是使用矩陣進行復雜數學運算所需的電路，其中可能包括快速傅立葉變換（FFT）引擎，用于邊緣機器學習的神經網絡（NN）內核，或用于定位的內核。根據應用場景的不同，這些技術可以作為處理器內核的擴展來實現，也可以作為單獨的協處理器實現。在任何情況下，如果需要這種計算能力，就需要額外的裸片面積。

請問貴公司正在使用的EDA工具有哪些？晶圓代工廠是哪家？

Alessandro：Silicon Labs的兩家領先EDA供應商是Cadence和Mentor（現在是西門子的一部分）。我們的兩家主要芯片代工供應商是臺積電（TSMC）和中芯國際（SMIC）。

很多軟件工程師表示，RISC-V軟件生態(tài)還不夠成熟，兼容性成最大問題，導致開發(fā)難度大，對這一觀點的看法如何？

Alessandro：重申一次，Arm的軟件和工具生態(tài)系統(tǒng)的質量和廣泛性是無與倫比的，RISC-V生態(tài)系統(tǒng)要達到同樣的成熟度還需要一段時間。這種成熟度對于這些處理器的通用用途非常重要。相反，我們打算在針對特定應用的實現中使用RISC-V內核，在這類實現中，內核上運行的軟件可以在芯片設計階段確定。這是一種不同類型的開發(fā)過程，更多是硬件和軟件協同設計，其中內核和針對特定應用的軟件一起進行驗證。

大多公司采用多架構來研發(fā)產品，請問貴公司是否也是采混合研發(fā)模式？

Alessandro：在可預見的未來，Silicon Labs將繼續(xù)在自己的所有無線物聯網SoC中使用Arm內核作為主要的和面向客戶的內核。這些SoC產品中的許多產品將擁有多個內核，其中一些內核僅用于內部的特定用途，以提供靈活性、更好的性能和諸如無線電管理和機器學習推理引擎等底層功能的可升級性。

為了增加靈活性和可配置性，我們計劃將RISC-V開源內核用于一些內部內核。我們的物聯網產品傳統(tǒng)上是基于90納米和55納米的CMOS工藝制造的，我們現在的SoC產品則是基于40納米工藝。因此，我們的物聯網市場仍處于摩爾定律的階段。代工廠已經開始為物聯網SoC提供22納米工藝，并且已經在考慮采用更先進的工藝。因此，即使在小型SoC（例如用于IoT應用的SoC）中集成更多內核，也可以用非常低的成本實現。

請問貴公司在使用RISC-V ISA時遇到了哪些問題？是如何解決的？

Alessandro：Silicon Labs主要專注于微控制器和SoC類的器件。就微控制器而言，內存管理器和中斷控制器對于低功耗和少量代碼的應用是最基本的。沿著OpenHW組織的步伐，Silicon Labs正在使用CORE-V微架構。針對這些領域的ISA定義仍在開發(fā)中，但我們希望它能在不久的將來能夠應用更廣泛。

大部分人都認為RISC-V對于ARM、X86來說最大的競爭力就是可定制，對此您的看法如何？

Alessandro：沒錯。定制化是開源RISC-V內核的主要優(yōu)勢，擁有開源硬件是定制化成功的關鍵，要付出的主要代價是軟件需要與硬件一起進行驗證，但是，這對于處理器的特定用途而言不是問題。相反，對于通用處理器而言，這是一個問題，因為它們破壞了標準和生態(tài)系統(tǒng)，而標準和生態(tài)系統(tǒng)是通用軟件的基礎。因此，這兩類應用場景是完全不同的。

RISC-V的致命缺點是IP碎片化，您認為怎樣的平衡在未來是最值得期許的？此外，您認為RISC-V和Arm在未來將是怎樣的共生關系？

Alessandro：是的，IP重組是一個重要的問題，這就是為什么必須非常謹慎地使用定制化的原因。永遠不要為了一點點小利益就去使用定制化。我們的理念是要對比一個有定制單元（比如無線調制解調器或者推理引擎）的混合處理器和一個不宜變更的100%全定制的完整的處理器。很多時候，一個混合處理器，盡管有IP重組的問題，但是依舊比實現完整的處理器或者實現標準處理器要容易。此外，定制版本的處理器單元應該在產品系列中重復利用，而不是逐個產品進行更改，從而可以在長期的軟件維護中保持效率。

您認為“RISC-V基金會”、“中國RISC-V產業(yè)聯盟”、“中國開放指令生態(tài)(RISC-V)聯盟”等組織對未來RISC-V的產業(yè)化進程會起到什么作用？

Alessandro：我們與這些組織打交道的經驗僅限于RISC-V組織。我們加入了該組織，以便更好地了解面向微控制器應用的未來ISA的發(fā)展情況。在組織中有很多與這項工作活動相關的事情，但這與我們的產品線無關。

RISC-V已經有10年歷史，卻在過去一年內突然爆發(fā)，背后的助推因素有哪些？

Alessandro：市場和生態(tài)系統(tǒng)需要演進。工程師和企業(yè)會很自然地去嘗試尋找一條發(fā)展技術的途徑。通過多年來參加RISC-V峰會，人們意識到業(yè)界對開啟新方向的興趣正日益增加。

您對RISC-V技術在未來2-3年內的市場前景有怎樣的預期？貴公司有哪些具體產品和市場規(guī)劃？

Alessandro：RISC-V的發(fā)展產生的很多種使用范圍很廣的內核正在推動SoC開發(fā)者在其產品中使用越來越多的內核。傳統(tǒng)上只有一個內核的器件現在可能會有五個或者更多內核。即使是固定功能的產品，現在也會有一個RISC-V微內核。這種“處處安放微內核”的理念正在擴大多內核處理器的市場。這也將使Arm受益，雖然Arm的市場份額可能會減少，但整個市場體量將大幅增長，因此Arm也會實現更高的增長。

個人簡介

SiliconLabs首席技術官AlessandroPiovaccari

AlessandroPiovaccari擔任Silicon Labs首席技術官，負責公司的產品和技術研發(fā)工作。Piovaccari先生于2003年加入Silicon Labs，負責設計公司的單芯片FM收音機產品，此類產品的總出貨量已超過15億片。他與同事共同設計了Silicon Labs的單芯片電視調諧器IC，全球十大電視制造商中有九家使用了該芯片，市場份額超過70%，總發(fā)貨量達10億片。在此之前，Piovaccari先生曾在Tanner Research公司擔任研究科學家，他于1997年加入該公司，負責開發(fā)CMOS神經啟發(fā)圖像處理器。從1998年到2003年，他是Cadence Design Systems設計服務團隊中的一員，專注于CMOS射頻集成電路（RFIC）和高速SerDes IP的開發(fā)。Piovaccari先生擁有38項專利，是IEEE的高級會員、AES的正式會員和福布斯技術委員會的成員。Piovaccari先生在意大利博洛尼亞大學獲得了電子工程和計算機科學學士學位和博士學位，并在約翰斯·霍普金斯大學獲得了電氣工程榮譽碩士后證書。他還擔任Skillpoint Alliance的董事會成員、德克薩斯大學奧斯汀分校自然科學學院UTeach自然科學咨詢委員會的成員和約翰斯·霍普金斯大學G. W. Whiting學院領導力教育中心的顧問，也是IEEECICC會議指導委員會的成員。

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