DDR設(shè)計人員通常依賴控制器供應(yīng)商提供的準則來驅(qū)動 PCB 布局，但并不總是能夠遵循這些規(guī)則。DDR 布局指南還可以推高電路板的制造成本，因為它們往往過于保守。長期以來，專門的 SI 專家一直使用預(yù)布局仿真來開發(fā)優(yōu)化自己的布局規(guī)則，以優(yōu)化其針對特定應(yīng)用的設(shè)計裕量和成本，但 SI 專家在大多數(shù)組織中都是稀缺資源。

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本網(wǎng)絡(luò)研討會將討論可能影響 DDR 設(shè)計裕量的不同設(shè)計變量，并展示電路板和系統(tǒng)設(shè)計人員如何使用 HyperLynx 預(yù)布局仿真來開發(fā)布局規(guī)則，從而優(yōu)化設(shè)計利潤并降低成本。

疊層設(shè)計

疊層設(shè)計是PCB設(shè)計的基礎(chǔ)，無論是系統(tǒng)的信號完整性還是電源完整性問題都會產(chǎn)生重要影響。將所有疊層參數(shù)選擇優(yōu)化都交予PCB生產(chǎn)廠完成的傳統(tǒng)做法，越來越不可取了。研討會中我們將于大家分享如何使用HyperLynx，平衡阻抗，串?dāng)_，時延的需求，優(yōu)化疊層設(shè)計。

過孔設(shè)計

隨著DDR接口吞吐速率的升高，不良設(shè)計的過孔對信號質(zhì)量的影響也日益凸顯。在本次研討會中，我們將介紹如何是用HyperLynx對不同類型過孔進行評估，從而在設(shè)計成本和質(zhì)量之間做到優(yōu)化權(quán)衡。

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ACC/CK總線設(shè)計

HyperLynx提供了強大的參數(shù)掃描功能，通過對各個電路參數(shù)的掃描分析，快速優(yōu)化PCB設(shè)計規(guī)則。

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DQ/DQS 總線設(shè)計

對于高速運行的DDR數(shù)據(jù)總線，HyperLynx的布線前仿真分析功能，能夠讓你輕松探究電路參數(shù)對信號質(zhì)量的影響，從而到達優(yōu)化PCB設(shè)計規(guī)則的目的。

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HyperLynx對掃描分析的結(jié)果進行自動測量和判決后以HTML報告的形式呈現(xiàn)。

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Mentor的HyperLynx DDRx 接口仿真驗證方案，以導(dǎo)航向?qū)У姆绞剑龑?dǎo)用戶完成接口仿真配置，從而實現(xiàn)一次配置，全接口仿真驗證，并將結(jié)果以HTML報告的形式呈現(xiàn)給用戶，方便閱讀，查找和分享。本次研討會中，我們將針對設(shè)計實例，給大家演示HyperLynx在DDR4接口布線前仿真中的應(yīng)用。

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針對DDR接口的PCB設(shè)計，Mentor不僅僅提供向?qū)椒抡婀ぞ?，還提供了基于HyperLynx DRC平臺的設(shè)計規(guī)則檢查工具，保證DDR布線能夠符合設(shè)計規(guī)范要求。對于DDR4/DDR5設(shè)計中日益嚴重的電源完整性問題對于信號質(zhì)量的影響，Mentor也提供了完整的電源完整分析工具和PowerAware仿真解決方案。

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 優(yōu)化DDR4設(shè)計的成本和性能-線上研討會

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