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該基站的雙工器似乎是虹膜耦合腔濾波器,與一些腔間耦合。輸入和輸出的耦合是T,是諧振器上的一個(gè)連接部分,而不是耦合回路。頻率由電容帽調(diào)節(jié)。濾波器是寬信號(hào)的帶通。

如果能看到該過(guò)濾器的響應(yīng)速度,那就更好了。

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中央處理單元

網(wǎng)絡(luò)通信由飛思卡爾MPC8321 PowerQUICC2 CPU處理,CPU運(yùn)行在200 MHz,擁有2x 256 MB Hynix DDR2 RAM。它使用一個(gè)PMC QuadPHY 10gb控制器用于兩個(gè)光學(xué)輸入/輸出。

ADC和DAC單比特流的解碼和編碼由3 Altera Cyclone III FPGA和定制的華為SD6151RBI控制器處理。

華為基站采用德州儀器TMS320系列DSP處理器對(duì)單比特流進(jìn)行處理。TMS320C6410是一個(gè)只計(jì)算整數(shù)的定點(diǎn)DSP, TMS320CT16482 1 GHz DSP CPU計(jì)算浮點(diǎn)數(shù)。

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信號(hào)接收部分

輸入信號(hào)來(lái)自兩條失相線,首先由Skyworks SKY73021-11 1.7 - 2.2 GHz下變頻混頻器處理,得到2.2 GHz到550 MHz的頻率。

下變頻混頻器的本振為模擬器件ADF4110B。

一個(gè)SIPAT鋸過(guò)濾器用于隔離。

根據(jù)信號(hào)來(lái)源或類型的不同,假設(shè)在信號(hào)線分成3G ADC線或4G ADC線之前使用的是模擬設(shè)備AD8376可變?cè)鲆娣糯笃鳌?/span>

3G線路模擬到數(shù)字轉(zhuǎn)換由模擬設(shè)備AD6655-10處理,這是一個(gè)14位150 MSPS芯片,專門針對(duì)3G基站。

4G線有一些組件如有雙向HSWA + 1110領(lǐng)域射頻開(kāi)關(guān),為雙通道MAX2039E / dowoconversion混合器和通過(guò)一個(gè)額外的恢復(fù)期HSWA + 1110領(lǐng)域射頻開(kāi)關(guān)是由模擬裝置ad9230 - 11 - 200 ADC芯片數(shù)200個(gè)。

所有的定時(shí)都是由模擬設(shè)備AD9516-3處理,這是一個(gè)14輸出時(shí)鐘發(fā)生器與內(nèi)置在2 GHz本地振蕩器。

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信號(hào)傳輸部分

Altera Cyclone III FPGA的單比特?cái)?shù)據(jù)流由2個(gè)模擬設(shè)備TxDAC AD9788處理,TxDAC AD9788指定用于16位800 MSPS。

為了使信號(hào)的頻率上升到廣播載波頻率,使用了2個(gè)模擬裝置ADL5375-05上變頻調(diào)制器。它們的范圍從400mhz到6ghz。

然后信號(hào)通過(guò)5級(jí)陶瓷諧振器帶通濾波器發(fā)送。

信號(hào)相位可以從晶體管和EMC技術(shù)的設(shè)置和佛羅里達(dá)RF實(shí)驗(yàn)室HPJ2F混合耦合器切換。

信號(hào)發(fā)送到功放前的前置放大器為飛思卡爾MMG3004NT1高線性放大器,可在400mhz ~ 2.2 GHz范圍內(nèi)放大17 dB。

為了控制信號(hào)強(qiáng)度,MCL 31R5數(shù)字步進(jìn)衰減器位于輸出連接器前。這是一個(gè)31.5 dB衰減器,可以在0.5 dB的步驟從一個(gè)6位串行控制接口。

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功率放大器

功率放大器采用兩個(gè)階段,第一個(gè)階段是英飛凌PTMA180402FL 40瓦射頻LDMOS,通過(guò)Xinger II XC1900A-03S混合耦合器,將兩個(gè)90度非相位信號(hào)饋送給輸出級(jí)晶體管NXP BLF6G20LS-140 140瓦射頻LDMOS。

輸出在Xinger II XC1900A-03S混合耦合器中重新組合,然后通過(guò)循環(huán)器進(jìn)入雙工器。

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翻譯:電路城

來(lái)源:www.cirmall.com/articles/29356


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