【世說設(shè)計(jì)】要把PLL鎖定時間從4.5 ms 縮短到 360 μs？這個方法教給你
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通過內(nèi)部環(huán)路自動選擇頻段（粗調(diào)）。在寄存器配期間，PLL 首先根據(jù)內(nèi)部環(huán)路進(jìn)行切換和配置。隨后由一個算法驅(qū)動 PLL 找到正確的 VCO 頻段。 -
通過外部環(huán)路細(xì)調(diào)。PLL 切換到外部環(huán)路。鑒相器和電荷泵配合外部環(huán)路濾波器工作，形成一個閉環(huán)，確保 PLL 鎖定到所需頻率。校準(zhǔn)大約需要 94,208 個鑒頻鑒相器 (PFD) 周期；對于一個30.72 MHz fPFD，這相當(dāng) 于3.07 ms。
第二：PLL 鎖定時間
按照上述步驟校準(zhǔn)完成后，PLL 的反饋操作使 VCO 鎖定于正確的頻率。鎖定速度取決于非線性周跳行為。PLL總鎖定時間包括兩個部分：VCO頻段校準(zhǔn)時間和PLL周跳時間。VCO頻段校準(zhǔn)時間僅取決于PFD頻率；PFD頻率越高，鎖定時間越短。PLL 周跳時間由所實(shí)現(xiàn)的環(huán)路帶寬決定。當(dāng)環(huán)路帶寬比 PFD 頻率窄時，小數(shù) N 分頻/整 數(shù)N 分頻頻率合成器就會發(fā)生周跳。PFD 輸入端的相位誤差積累過快，PLL 來不及校正，電荷泵暫時沿錯誤方向吸入電荷，使鎖定時間急劇縮短。如果 PFD 頻率與環(huán)路帶寬的比值提高，周跳也會增加；對于給定 PFD 周期，提高環(huán)路帶寬會縮短周跳時間。
| 表1. 寄存器初始化序列 |
2讀取鎖定檢測 (LD) 狀態(tài)位。若 LD 為 1，表明 VCO 已鎖定。
3通過串行外設(shè)接口 (SPI) 回讀寄存器 0x46 的位 [5:0]。假設(shè)其值為A，將系統(tǒng)中所有需要的 LO 頻率對應(yīng)的寄存器值保存到 EEPROM。由此便可確定頻率和相關(guān)寄存器值的表格（參見表2）。
| 表2. 查找表 |
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將寄存器 0x44 設(shè)置為 0x0001：禁用頻段選擇算法； -
將寄存器 0x45 的位 7 設(shè)為 1，從而將 VCO 頻段源設(shè)為已保存的頻段信息，而不是來自頻段計(jì)算算法。用第3步記錄的寄存器值設(shè)置寄存器 0x45 中的位 [6:0]； -
通過寄存器 0x22 的位 [2:0] 選擇適當(dāng)?shù)?VCO 頻率范圍（參見表3）； 表3. VCO頻率范圍 根據(jù)所需頻率更新寄存器 0x02、寄存器0x03和寄存器 0x04。寄存器 0x02 設(shè)置分頻器 INT 值，即 VCO 頻率 / PFD 的整數(shù)部分；寄存器 0x03 設(shè)置分頻器 FRAC 值，即 (VCO 頻率/PFD ? INT) × MOD；寄存器 0x04 設(shè)置分頻器 MOD 值，即 PFD/頻率分辨率；
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監(jiān)視 LD 以檢查頻率是否鎖定。例如，PFD = 30.72 MHz 且 LO = 1600 MHz。 表4. 手動頻段校準(zhǔn)寄存器序列
圖 1 和圖 2 分別顯示了自動頻段校準(zhǔn)模式和手動頻段校準(zhǔn)模式下的鎖定檢測時間。圖 2中，線 1（鎖定檢測）上的高電平表示 PLL 已鎖定。線 2 (LE) 代表 LE 引腳，是一個觸發(fā)信號。注意：鎖定檢測時間必須從低到高讀取。
圖1. 自動頻段校準(zhǔn)模式下的鎖定時間，用信號源分析儀測試
圖2. 手動頻段校準(zhǔn)模式下的鎖定時間，用示波器測試
自動頻段校準(zhǔn)模式下，鎖定時間約為 4.5 ms；手動頻段校準(zhǔn)模式下，鎖定時間約為 360 μs。數(shù)據(jù)的測量條件為 20 kHz 環(huán)路濾波器帶寬和 250 μA 電荷泵電流配置。
經(jīng)過驗(yàn)證，我們可以看到，利用手動頻段選擇，鎖定時間從典型值 4.5 ms 縮短到了典型值 360 μs。但是對于每個頻率，建議首先利用自動頻段選擇確定最佳頻段值并予以保存，因?yàn)樽罴杨l段值隨器件而異，所以須對每個 ADRF6820 執(zhí)行該程序。VCO 頻段無需因?yàn)闇囟茸兓隆?/span>
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