1、什么是SPI？ SPI是串行外設(shè)接口(Serial Peripheral Interface)的縮寫，是 Motorola 公司推出的一種同步串行接口技術(shù)，是一種 高速、 全雙工、 同步的通信總線。 2、SPI優(yōu)點 支持全雙工通信
通信簡單
數(shù)據(jù)傳輸速率塊
3、缺點
沒有指定的流控制，沒有應(yīng)答機制確認是否接收到數(shù)據(jù)，所以跟IIC總線協(xié)議比較在數(shù)據(jù)可靠性上有一定的缺陷。 4、特點 (1)：高速、同步、全雙工、非差分、總線式
(2)：主從機通信模式 5、SPI電路連接 (1)：SPI的通信原理很簡單，它以主從方式工作，這種模式通常有一個主設(shè)備和一個或多個從設(shè)備，有 三線制和 四線制之分。信號線包括 SDI(串行數(shù)據(jù)輸入 Serial Digital IN)、 SDO(串行數(shù)據(jù)輸出 Serial Digital OUT)、SCLK(時鐘)、 CS(片選)。 (2)： SDO/MOSI – 主設(shè)備數(shù)據(jù)輸出，從設(shè)備數(shù)據(jù)輸入 (3)： SDI/MISO – 主設(shè)備數(shù)據(jù)輸入，從設(shè)備數(shù)據(jù)輸出 (4)： SCLK – 時鐘信號，由主設(shè)備產(chǎn)生; (5)： CS/SS – 從設(shè)備使能信號，由主設(shè)備控制。當有多個從設(shè)備的時候，因為每個從設(shè)備上都有一個片選引腳接入到主設(shè)備機中，當主設(shè)備和某個從設(shè)備通信時將需要將從設(shè)備對應(yīng)的片選引腳電平拉低(一般低有效)。
6、SPI通信模式分析
SPI通信有4種不同的模式，不同的從設(shè)備在出廠時配置模式已經(jīng)固定， 這是不能改變的，但通信雙方設(shè)備必須工作在同一模式下，所以可以對主設(shè)備的SPI模式進行配置，通過 CPOL（時鐘極性）和 CPHA（時鐘相位）來控制主設(shè)備的通信模式。 具體模式具體如下：
：CPOL=0，CPHA=0
Mode1：CPOL=0，CPHA=1
Mode2：CPOL=1，CPHA=0
Mode3：CPOL=1，CPHA=1
|
模式
|
CPOL
|
CPHA
|
|
Mode0
|
0
|
0
|
|
Mode1
|
0
|
1
|
|
Mode2
|
1
|
0
|
|
Mode3
|
1
|
1
|
時鐘極性 CPOL是用來配置SCLK電平的有效態(tài)的;
時鐘相位 CPHA是用來配置數(shù)據(jù)采樣是發(fā)生在第幾個邊沿的。 CPOL=0表示當SCLK=0時處于空閑態(tài)，所以SCLK處于高電平時有效；
CPOL=1表示當SCLK=1時處于空閑態(tài)，所以SCLK處于低電平時有效；
CPHA=0表示數(shù)據(jù)采樣是在第1個邊沿，數(shù)據(jù)發(fā)送在第2個邊沿；
CPHA=1表示數(shù)據(jù)采樣是在第2個邊沿，數(shù)據(jù)發(fā)送在第1個邊沿； SPI主模塊和與之通信的外設(shè)通信時，兩者的時鐘相位和極性應(yīng)該保持一致。 7、SPI 時序詳解 CPOL=0，CPHA=0：此時空閑態(tài)時，SCLK處于低電平，數(shù)據(jù)采樣是在第1個邊沿，也就是SCLK由低電平到高電平的跳變，所以數(shù)據(jù)采樣是在上升沿，數(shù)據(jù)發(fā)送是在下降沿。 CPOL=0，CPHA=1：此時空閑態(tài)時，SCLK處于低電平，數(shù)據(jù)發(fā)送是在第1個邊沿，也就是SCLK由低電平到高電平的跳變，所以數(shù)據(jù)采樣是在下降沿，數(shù)據(jù)發(fā)送是在上升沿。 CPOL=1，CPHA=0：此時空閑態(tài)時，SCLK處于高電平，數(shù)據(jù)采集是在第1個邊沿，也就是SCLK由高電平到低電平的跳變，所以數(shù)據(jù)采集是在下降沿，數(shù)據(jù)發(fā)送是在上升沿。 CPOL=1，CPHA=1：此時空閑態(tài)時，SCLK處于高電平，數(shù)據(jù)發(fā)送是在第1個邊沿，也就是SCLK由高電平到低電平的跳變，所以數(shù)據(jù)采集是在上升沿，數(shù)據(jù)發(fā)送是在下降沿。
注意：SPI主設(shè)備能夠控制時鐘信號，因為SPI通信并不像UART或者IIC通信那樣有專門的通信周期、通信起始信號、通信結(jié)束信號；所以SPI協(xié)議只能通過控制時鐘信號線，在沒有數(shù)據(jù)交流的時候，時鐘線要么是保持高電平，要么是保持低電平。 例如：工作在模式0這種時序（CPOL＝0，CPHA＝0），如下：
我們來關(guān)注SCK的第一個時鐘周期，在時鐘的前沿采樣數(shù)據(jù)（上升沿，第一個時鐘沿），在時鐘的后沿輸出數(shù)據(jù)（下降沿，第二個時鐘沿）。首先來看主器件，主器件的輸出口（MOSI）輸出的數(shù)據(jù)bit1，在時鐘的前沿被從器件采樣，那主器件是在何時刻輸出bit1的呢？bit1的輸出時刻實際上在SCK信號有效以前，比SCK的上升沿還要早半個時鐘周期。bit1的輸出時刻與SSEL信號沒有關(guān)系。再來看從器件，主器件的輸入口MISO同樣是在時鐘的前沿采樣從器件輸出的bit1的，那從器件又是在何時刻輸出bit1的呢。從器件是在SSEL信號有效后，立即輸出bit1，盡管此時SCK信號還沒有起效。 從這張圖就可以很清楚的看出主從器件的bit1是怎樣輸出的。
免責(zé)聲明：本文內(nèi)容由21ic獲得授權(quán)后發(fā)布，版權(quán)歸原作者所有，本平臺僅提供信息存儲服務(wù)。文章僅代表作者個人觀點，不代表本平臺立場，如有問題，請聯(lián)系我們，謝謝！
