引 言

FPGA 硬件資源和ARM 處理器的片內(nèi)緊密耦合是Altera SoC FPGA 體系結(jié)構(gòu)最顯著的優(yōu)勢(shì)。Altera SoC FPGA 使用高寬帶干線互聯(lián)，在 FPGA 架構(gòu)中集成了基于 ARM 的硬核處理器系統(tǒng)（HPS），該系統(tǒng)包括處理器、外設(shè)和存儲(chǔ)器接口?？赏瑫r(shí)實(shí)現(xiàn)硬核知識(shí)產(chǎn)權(quán)（IP）的性能和低功耗，以及可編程邏輯的靈活性 [1]。ARM 的AMBA NIC-301 網(wǎng)絡(luò)互聯(lián)基礎(chǔ)架構(gòu)提供了三種交換架構(gòu)——L3 主交換、L3 主機(jī)外設(shè)交換、L3 從機(jī)外設(shè)交換。在 L3 主交換和 FPGA 之間則由FPGA- to-HPS 總線橋 、HPS-to-FPGA 總線橋、輕量級(jí)的 HPS-to- FPGA 總線橋連接，HPS-to-FPGA 總線橋上可以掛載 AXI 接口邏輯或 Avalon 接口邏輯，實(shí)現(xiàn)處理器對(duì)FPGA 中寄存器的訪問。

在實(shí)際應(yīng)用中，許多功能簡單的FPGA 邏輯與ARM 之間的數(shù)據(jù)交換量不是很多，交換速度要求不高，這樣就可以通過在總線上掛載通用的異步接口來實(shí)現(xiàn) ARM 對(duì)這類外設(shè)或邏輯的訪問。Altera 提供了一種Avalon Tri-State Conduit Components， 該組件可以實(shí)現(xiàn)多種異步接口的時(shí)序如 CFI Flash、SSRAM、8086 接口外設(shè)等，可使開發(fā)者快速實(shí)現(xiàn)簡單有效的數(shù)據(jù)訪問。

1 硬件設(shè)計(jì)

1.1 異步接口的實(shí)現(xiàn)

本系統(tǒng)可在友晶科技的DE1-SOC 開發(fā)板上實(shí)現(xiàn)，其系統(tǒng)架構(gòu)如圖 1 所示。

從圖 1可以看出， 雙核 CortexA9由經(jīng) L3主交換通過輕量級(jí)的HPS-to-FPGA總線橋?qū)valon三態(tài)電路組件訪問。Altera提供的 Avalon三態(tài)電路組件包括，通用三態(tài)控制器（GenericTri-StateConduitController）、三態(tài)引腳共享器（Tri-State Conduit Pin Sharer）、三態(tài)橋（Tri-State Conduit）[2]。 通用三態(tài)控制器提供了自定義的數(shù)據(jù)位寬和時(shí)序功能，以提供不同的外設(shè)兼容。三態(tài)引腳共享器則可將多個(gè)態(tài)控制的地址、數(shù)據(jù)、讀寫信號(hào)共享到一個(gè)三態(tài)橋上，配合片選信號(hào)控制特定的外設(shè)，三態(tài)橋則實(shí)現(xiàn)了與外界的雙向數(shù)據(jù)通路接口。

本設(shè)計(jì)通過 QuartusII軟件中的 Qsys工具向HPS的輕量級(jí)HPS-to-FPGA總線橋主端（h2f_lw_axi_master）添加了Avalon通用三態(tài)電路組件，硬核系統(tǒng)的Qsys互聯(lián)如圖2所示。

圖2 中ext_bus 即為三態(tài)控制器，其包含片選信號(hào)、讀信號(hào)、寫信號(hào)、片選、讀信號(hào)、寫信號(hào)、16 位地址線和 16 位數(shù)據(jù)線。

1.2 異步接口解析邏輯的實(shí)現(xiàn)

與上述異步接口對(duì)應(yīng)，解析邏輯包括片選信號(hào) cs_n、讀使能 oe_n、寫使能 wr_n、16 位的地址 addr 和 16 位雙向數(shù)據(jù)線data。當(dāng)cs_n 為低電平且是 oe_n 的下降沿時(shí)，總線根據(jù)給出的addr上的地址在相應(yīng)的mem 寄存器上讀取數(shù)據(jù)到data 數(shù)據(jù)線上完成讀操作；當(dāng) cs_n 為低電平且是wr_n 的上跳沿時(shí)， 總線根據(jù)給出的addr上的地址將 data 數(shù)據(jù)線上的數(shù)據(jù)寫入對(duì)應(yīng)的mem 寄存器完成寫操作。mem 寄存器讀寫的HDL 代碼如下：

2 軟件設(shè)計(jì)

2.1 在設(shè)備樹中添加接口信息

為解決arm 體系內(nèi)核代碼中充斥著大量的板級(jí)垃圾代碼， Device Tree（設(shè)備樹）被引入到 Linux 3.x 內(nèi)核中。Device Tree 是一種用以描述硬件的數(shù)據(jù)結(jié)構(gòu)，由一系列的硬件節(jié)點(diǎn)和屬性構(gòu)成，許多硬件細(xì)節(jié)可以直接透過它傳遞給內(nèi)核 [3]。在修改硬件后，一般要修改相應(yīng)的設(shè)備樹描述文件與之對(duì)應(yīng)以便內(nèi)核能正確識(shí)別硬件。由于在上述過程中，三態(tài)控制被添加到輕量級(jí)的HPS-to-FPGA 總線上，對(duì)應(yīng)需要修改相關(guān)設(shè)備描述信息如下：

hps_0_h2f_lw ：bridge@0xff200000 {

compatible = "altr，h2f_lw_bridge-1.0"，"simple-bus" ；

reg = < 0xFF200100 0x00200000 > ；

ranges = < 0x00000100 0xFF200100 0x00000080 

                0x00030000 0xFF230000 0x00010000

              > ；

ext_bus ：bus_ctr@0x30000 {

compatible =“altr，generic_tristate_controller-14.0”，

“altr，generic_tristate_controller-1.0”；

reg = < 0x00030000 0x00010000 > ；

} ；//end bus_ctr@0x30000（bus_ctr_0）

} ；//endbridge@0xff200000（hps_0_h2f_lw）

由描述信息可知，ext_bus位于h2f_lw（輕量級(jí)的HPS- to-FPGA總線橋）下。它的起始地址為 0xFF23000（總線地址0xff200000 + 偏移地址為 0x30000），地址長度為 0x10000。

2.2 應(yīng)用程序設(shè)計(jì)

Linux 應(yīng) 用 程 序 通 過 Linux 內(nèi) 核 的 memory-mapped device 驅(qū)動(dòng)訪問[4]，由ext_bus 所在的物理地址進(jìn)而實(shí)現(xiàn)對(duì)ext_bus 所在的地址空間進(jìn)行讀寫。首先，使用系統(tǒng) open 函數(shù)打開/dev/mem 設(shè)備，然后調(diào)用系統(tǒng) mmap 函數(shù)映射 HPS 的 L3 外設(shè)區(qū)域的物理地址到一個(gè)虛擬地址， 并根據(jù)輕量級(jí)HPS-to-FPGA 總線相對(duì)于L3 外設(shè)區(qū)域基地址的偏移量和ext_bus 相對(duì)于輕量級(jí)HPS-to-FPGA 總線的偏移量計(jì)算出ext_bus 的虛擬地址。讀寫則直接操作對(duì)應(yīng)的虛擬地址完成操作，異步總線的地址獲取代碼實(shí)現(xiàn)如下：

3 結(jié) 語

實(shí)驗(yàn)表明，這種設(shè)計(jì)方法可以正確有效地完成對(duì)異步接口的讀寫操作。其設(shè)計(jì)思路非常簡單，只需要將控制器添加到總線上，在應(yīng)用程序中操作相應(yīng)的虛擬地址即可，是一種快速有效的ARM 與FPGA 數(shù)據(jù)交換的實(shí)現(xiàn)方式。