會議時間

5月28日?

20:00-21:00

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Shift-Left集成驗證方案系列研討會上線！

當今，一個簡單的設計缺陷有可能會導致一個復雜項目失敗，給企業(yè)造成巨大的損失。而事實上，設計缺陷可能在原理圖輸入、定義元器件屬性或設計 PCB的任何階段引入。

當我們僅僅依靠在設計后期對物理原型測試或通過復雜的仿真工具來進行設計驗證時，原本可以更早捕獲的簡單設計缺陷，可能需要長達數周的努力才能識別和修復。大多數公司都接受這是產品復雜性增加的必然結果，但不一定是這樣。

在“Shift-Left集成驗證方案系列”研討會中，我們將為您提供與更多工程團隊一起學習分享的機會，共同探討您所面對的設計問題！

5月28日研討會

DDR 接口的正常工作，要求滿足不同信號組之間的信號完整性和時序要求。為了減少改版次數，在PCB制造之前，通過驗證從而確保設計滿足所有要求。傳統(tǒng)上，設計師依靠信號完整性專家來進行仿真驗證工作，完全芯片廠商提供的PCB設計指導，不進行任何仿真驗證工作，希望能夠通過物理原型測試發(fā)現(xiàn)設計缺陷。不斷升高的速率，DDR接口的工作余量越來越小，簡單的遵循物理設計規(guī)則已經不能滿足設計要求。

本次網絡研討會講討論DDR設計中電氣規(guī)則的特殊性，展示如何使HyperLynx快速進行布線后仿真驗證，從而講信號完整性專家從日常工作解脫出來，專注于更具有挑戰(zhàn)性的系統(tǒng)驗證工作。

本次研討會，您將了解

? DDR接口的信號完整性和時序電氣規(guī)則

? “遵循設計指導布線”為何不再完美

? 為什么JEDEC 規(guī)范只能提供驗證所需的部分信息

? Controller/DRAM 配置對布線規(guī)則的影響

? HyperLynx 布線后驗證助力設計優(yōu)化

精彩干貨，不容錯過！

當今電子產品一個很重要的區(qū)分元素是其所用的存儲器。服務器、計算機、智能手機、游戲機、GPS 以及幾乎所有類似產品使用的都是現(xiàn)代處理器和 FPGA。這些設備需要高速、高帶寬、雙倍數據速率 (DDR)存儲器才能運行。每一代 DDR SDRAM（雙倍數據速率同步動態(tài)隨機存取存儲器）都會帶來新的優(yōu)勢，例如速度和容量的提升以及功耗的下降。要滿足速度提升，功耗降低的要求，就要應對設計余量降低的挑戰(zhàn)。

一直以來，芯片廠商未來方便客戶，提供了大量詳盡的設計指導和參考來規(guī)范DDR接口設計。但是當我們面對DDR3，DDR4的應用時，越來越多的案例證明單純依賴廠家布線規(guī)則并不能完全保證設計一次成功。究其原因，無外乎是由于工作頻率升高，各種寄生參數對于設計余量的影響越來越大，不可忽視。于是乎，DDR接口的仿真驗證工作，越來越被廣大設計師重視起來。

然而，DDR接口的仿真/建模復雜度，卻使得許多設計師望而卻步。下圖列出了DDR4接口仿真的考慮因素。本次研討會將對下列因素原理和對于DDR接口信號完整性和時序的影響進行詳細的介紹。

Mentor出品的HyperLynx DDRx Wizard以導航向導的方式，引導用戶完成接口仿真配置，從而實現(xiàn)一次配置，全接口仿真驗證，并將結果以HTML報告的形式呈現(xiàn)給用戶，方便閱讀，查找和分享。本次研討會中，我們將針對設計實例，給大家演示HyperLynx在DDR4接口仿真中的應用。

針對DDR接口的PCB設計，Mentor不僅僅提供向導式仿真工具，還提供了基于HyperLynx DRC平臺的設計規(guī)則檢查工具，保證DDR布線能夠符合設計規(guī)范要求。對于DDR4/DDR5設計中日益嚴重的電源完整性問題對于信號質量的影響，Mentor也提供了完整的電源完整分析工具和PowerAware仿真解決方案。

研討會主題

確保 DDR4 電氣性能符合預期的數據速率

時 間

5月28日?

20:00-21:00

講 師

胡建偉

胡建偉先生在EDA行業(yè)從業(yè)已有20年，在高速PCB設計領域擁有豐富的經驗和背景。1999年畢業(yè)于東南大學，并獲得數字信號處理碩士學位。目前在負責PCB仿真分析產品技術支持，并且管理亞太區(qū)Mentor EDA分銷部門應用工程師團隊。

報名方式

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