UVM 的精髓在于給驗(yàn)證人員提供了快速搭建 testbench 的途徑
[導(dǎo)讀]UVM(universalverificationmethodology)，俗稱(chēng)通用驗(yàn)證方法學(xué)。通用二字在于其將以前所有的驗(yàn)證方法學(xué)（OVM、VMM、VMM等等）都融合到一起，類(lèi)似于秦王統(tǒng)一六國(guó)的意思。其是由三大EDA巨頭成立了一個(gè)accellera的組織，共同推的一個(gè)驗(yàn)證方法學(xué)...
UVM(universal verificationmethodology)，俗稱(chēng)通用驗(yàn)證方法學(xué)。通用二字在于其將以前所有的驗(yàn)證方法學(xué)（OVM、 VMM、 VMM 等等）都融合到一起，類(lèi)似于秦王統(tǒng)一六國(guó)的意思。其是由三大 EDA 巨頭成立了一個(gè) accellera 的組織，共同推的一個(gè)驗(yàn)證方法學(xué)標(biāo)準(zhǔn)，后面什么 AMD、 ARM、 intel、 ericsson、 qualcomm等等半導(dǎo)體巨頭也都加入了該組織，下面圖片羅列了現(xiàn)在該組織的合作成員，可見(jiàn) accellera 勢(shì)力之強(qiáng)大。
按照其官網(wǎng)上的說(shuō)法，該組織是一個(gè)獨(dú)立的，致力于生成、支持、推進(jìn)和提高用于全世界范圍的電子產(chǎn)業(yè)系統(tǒng)級(jí)別的用于設(shè)計(jì)、建模、和驗(yàn)證標(biāo)準(zhǔn)的非營(yíng)利組織。說(shuō)白了就是組成壟斷巨頭掌控未來(lái) EDA 發(fā)展的方向。
該組織目前推的三大標(biāo)準(zhǔn)是 SystemC、 UVM 和 IP-XACT。UVM，俗稱(chēng)通用驗(yàn)證方法學(xué)，是目前做驗(yàn)證無(wú)法繞過(guò)但是很難吃透的一塊知識(shí)，無(wú)法繞過(guò)是因?yàn)槠錇轵?yàn)證平臺(tái)的搭建和 case 的加載提供了很多現(xiàn)成的模塊和組件以及機(jī)制、框架， 很難吃透的意思是其內(nèi)部具體實(shí)現(xiàn)機(jī)制比較復(fù)雜， 掌握其原理比較困難。?
對(duì)于我們驗(yàn)證人員，如果僅僅掌握如何使用 UVM 還是比較簡(jiǎn)單的(其實(shí)，掌握 UVM 的使用方法也是比較復(fù)雜的，因?yàn)椴恢榔鋵?shí)現(xiàn)原理，因此只能按照別人的使用方法去照搬，而不是根據(jù)自己的需求來(lái)考慮用 UVM 的哪一部分的功能，這目前也是自己比較遺憾的一點(diǎn))。
按照 UVM 用戶(hù)指南手冊(cè)上的說(shuō)法， UVM 提供了一個(gè)用于以覆蓋驅(qū)動(dòng)驗(yàn)證
（CVD, coverage-driven verification）的最好的框架。覆蓋驅(qū)動(dòng)驗(yàn)證結(jié)合了自動(dòng)測(cè)試用例生成，自測(cè)平臺(tái)和覆蓋向量從而減少了驗(yàn)證設(shè)計(jì)的時(shí)間。
UVM 主要用于驗(yàn)證數(shù)字邏輯電路的正確性。其基本原理如下圖所示：設(shè)計(jì)人員和驗(yàn)證人員針對(duì)同一個(gè)數(shù)字邏輯的特性列表（feature list）分別完成兩個(gè)模型。設(shè)計(jì)人員通常用 Verilog或 VHDL語(yǔ)言完成，通常稱(chēng)之為 DUT(Design Under Test)；驗(yàn)證人員通常用 SystemVerilog、 SystemC、 C 語(yǔ)言、 matlab 語(yǔ)言完成（但是目前支持較好的語(yǔ)言?xún)H為 SystemVerilog、 systemC、以及 C 語(yǔ)言，支持最好的語(yǔ)言是 SystemVerilog），通常稱(chēng)之為參考模型(reference model)。
然后向兩個(gè)模型分別施加相同的激勵(lì)，根據(jù)輸出判斷兩個(gè)模型是否一致，如果不一致，則修改 DUT 或 reference model ，直到兩個(gè)模型完全一致。這里完全一致是用代碼覆蓋率和功能覆蓋率來(lái)體現(xiàn)的。
Verilog、 SystemVerilog 之間的關(guān)系相當(dāng)于 C、 C ，因?yàn)?SV 支持 Verilog所有的語(yǔ)言。另外 SystemVerilog 中引入了 C 中的類(lèi)的概念，使得 reference model 和驗(yàn)證平臺(tái)的編寫(xiě)更加容易，但其部分語(yǔ)句無(wú)法綜合（無(wú)法綜合到硬件電路中）。
UVM 在基于 SystemVerilog 的基礎(chǔ)上給出了一個(gè)封裝庫(kù)，其中包括了通用的驗(yàn)證架構(gòu)、基本的模塊類(lèi)（driver、 scoreboard 等）、通信機(jī)制（port、 analysis port、imp 等）。用基本的模塊類(lèi)擴(kuò)展得到需要的模塊后填充到驗(yàn)證架構(gòu)中，然后用合適的通信機(jī)制將模塊串起來(lái)，這樣就得到了驗(yàn)證平臺(tái)，十分方便。
另外 UVM 給出了激勵(lì)的封裝類(lèi)型 transaction（具體說(shuō)應(yīng)該是 uvm_sequence_item） 和隨機(jī)化的方式(不知道是 SV 提供的還是 UVM 提供的，按理來(lái)說(shuō)應(yīng)該是SV 提供了理論，因?yàn)榛趯?duì)象， UVM 提供了具體可用的代碼)。通過(guò) UVM 定義好的 uvm_sequence_item 類(lèi)，驗(yàn)證人員能夠按照自己的需求很方便的約束和隨機(jī)化各種類(lèi)型的激勵(lì)。
總體來(lái)說(shuō)， UVM 提供了一個(gè)便捷的、預(yù)定義的、靈活的驗(yàn)證框架。該框架中規(guī)定了基本的驗(yàn)證平臺(tái)需要的基本組件、通信機(jī)制、激勵(lì)類(lèi)型，驗(yàn)證流程。驗(yàn)證人員按照其定義能夠快速搭建驗(yàn)證平臺(tái)。
UVM 的精髓在于給驗(yàn)證人員提供了快速搭建 testbench 的途徑，從而使得驗(yàn)證人員能夠?qū)⒐ぷ髦匦姆旁跍y(cè)試?yán)木帉?xiě)上。
按照其官網(wǎng)上的說(shuō)法，該組織是一個(gè)獨(dú)立的，致力于生成、支持、推進(jìn)和提高用于全世界范圍的電子產(chǎn)業(yè)系統(tǒng)級(jí)別的用于設(shè)計(jì)、建模、和驗(yàn)證標(biāo)準(zhǔn)的非營(yíng)利組織。說(shuō)白了就是組成壟斷巨頭掌控未來(lái) EDA 發(fā)展的方向。
該組織目前推的三大標(biāo)準(zhǔn)是 SystemC、 UVM 和 IP-XACT。UVM，俗稱(chēng)通用驗(yàn)證方法學(xué)，是目前做驗(yàn)證無(wú)法繞過(guò)但是很難吃透的一塊知識(shí)，無(wú)法繞過(guò)是因?yàn)槠錇轵?yàn)證平臺(tái)的搭建和 case 的加載提供了很多現(xiàn)成的模塊和組件以及機(jī)制、框架， 很難吃透的意思是其內(nèi)部具體實(shí)現(xiàn)機(jī)制比較復(fù)雜， 掌握其原理比較困難。?
對(duì)于我們驗(yàn)證人員，如果僅僅掌握如何使用 UVM 還是比較簡(jiǎn)單的(其實(shí)，掌握 UVM 的使用方法也是比較復(fù)雜的，因?yàn)椴恢榔鋵?shí)現(xiàn)原理，因此只能按照別人的使用方法去照搬，而不是根據(jù)自己的需求來(lái)考慮用 UVM 的哪一部分的功能，這目前也是自己比較遺憾的一點(diǎn))。
按照 UVM 用戶(hù)指南手冊(cè)上的說(shuō)法， UVM 提供了一個(gè)用于以覆蓋驅(qū)動(dòng)驗(yàn)證
（CVD, coverage-driven verification）的最好的框架。覆蓋驅(qū)動(dòng)驗(yàn)證結(jié)合了自動(dòng)測(cè)試用例生成，自測(cè)平臺(tái)和覆蓋向量從而減少了驗(yàn)證設(shè)計(jì)的時(shí)間。
UVM 主要用于驗(yàn)證數(shù)字邏輯電路的正確性。其基本原理如下圖所示：設(shè)計(jì)人員和驗(yàn)證人員針對(duì)同一個(gè)數(shù)字邏輯的特性列表（feature list）分別完成兩個(gè)模型。設(shè)計(jì)人員通常用 Verilog或 VHDL語(yǔ)言完成，通常稱(chēng)之為 DUT(Design Under Test)；驗(yàn)證人員通常用 SystemVerilog、 SystemC、 C 語(yǔ)言、 matlab 語(yǔ)言完成（但是目前支持較好的語(yǔ)言?xún)H為 SystemVerilog、 systemC、以及 C 語(yǔ)言，支持最好的語(yǔ)言是 SystemVerilog），通常稱(chēng)之為參考模型(reference model)。
然后向兩個(gè)模型分別施加相同的激勵(lì)，根據(jù)輸出判斷兩個(gè)模型是否一致，如果不一致，則修改 DUT 或 reference model ，直到兩個(gè)模型完全一致。這里完全一致是用代碼覆蓋率和功能覆蓋率來(lái)體現(xiàn)的。
Verilog、 SystemVerilog 之間的關(guān)系相當(dāng)于 C、 C ，因?yàn)?SV 支持 Verilog所有的語(yǔ)言。另外 SystemVerilog 中引入了 C 中的類(lèi)的概念，使得 reference model 和驗(yàn)證平臺(tái)的編寫(xiě)更加容易，但其部分語(yǔ)句無(wú)法綜合（無(wú)法綜合到硬件電路中）。
UVM 在基于 SystemVerilog 的基礎(chǔ)上給出了一個(gè)封裝庫(kù)，其中包括了通用的驗(yàn)證架構(gòu)、基本的模塊類(lèi)（driver、 scoreboard 等）、通信機(jī)制（port、 analysis port、imp 等）。用基本的模塊類(lèi)擴(kuò)展得到需要的模塊后填充到驗(yàn)證架構(gòu)中，然后用合適的通信機(jī)制將模塊串起來(lái)，這樣就得到了驗(yàn)證平臺(tái)，十分方便。
另外 UVM 給出了激勵(lì)的封裝類(lèi)型 transaction（具體說(shuō)應(yīng)該是 uvm_sequence_item） 和隨機(jī)化的方式(不知道是 SV 提供的還是 UVM 提供的，按理來(lái)說(shuō)應(yīng)該是SV 提供了理論，因?yàn)榛趯?duì)象， UVM 提供了具體可用的代碼)。通過(guò) UVM 定義好的 uvm_sequence_item 類(lèi)，驗(yàn)證人員能夠按照自己的需求很方便的約束和隨機(jī)化各種類(lèi)型的激勵(lì)。
總體來(lái)說(shuō)， UVM 提供了一個(gè)便捷的、預(yù)定義的、靈活的驗(yàn)證框架。該框架中規(guī)定了基本的驗(yàn)證平臺(tái)需要的基本組件、通信機(jī)制、激勵(lì)類(lèi)型，驗(yàn)證流程。驗(yàn)證人員按照其定義能夠快速搭建驗(yàn)證平臺(tái)。
UVM 的精髓在于給驗(yàn)證人員提供了快速搭建 testbench 的途徑，從而使得驗(yàn)證人員能夠?qū)⒐ぷ髦匦姆旁跍y(cè)試?yán)木帉?xiě)上。
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