為什么說(shuō)Systemverilog是類(lèi)C語(yǔ)言
[導(dǎo)讀]SV將C語(yǔ)言中的大部分特性包含進(jìn)去，包括了相當(dāng)多的數(shù)據(jù)類(lèi)型和操作符。1.SystemVerilog支持C語(yǔ)言?xún)?nèi)建的數(shù)據(jù)類(lèi)型。為了避免int和long數(shù)據(jù)類(lèi)型的重復(fù)帶來(lái)混淆，在SV中，int是32位的，longint是64位的。C語(yǔ)言中的float類(lèi)型在SV中稱(chēng)為shortreal...
SV 將 C 語(yǔ)言中的大部分特性包含進(jìn)去，包括了相當(dāng)多的數(shù)據(jù)類(lèi)型和操作符。1. SystemVerilog 支持 C 語(yǔ)言?xún)?nèi)建的數(shù)據(jù)類(lèi)型。為了避免 int 和 long 數(shù)據(jù)類(lèi)
型的重復(fù)帶來(lái)混淆，在 SV 中， int 是 32 位的， longint 是 64 位的。C 語(yǔ)言中的float 類(lèi)型在 SV 中稱(chēng)為 shortreal。
2. SystemVerilog?中加入了字符串、結(jié)構(gòu)體和聯(lián)合體等常見(jiàn)的數(shù)據(jù)類(lèi)型。
3. SystemVerilog?中有數(shù)組的概念，不過(guò)其將數(shù)組擴(kuò)展為三類(lèi)，壓縮數(shù)組和非壓縮數(shù)組以及動(dòng)態(tài)數(shù)組等類(lèi)，不同的數(shù)組類(lèi)型都有不同的屬性。其非壓縮數(shù)組類(lèi)似于 C語(yǔ)言中的數(shù)組。另外， SV 中的數(shù)組都有自己的成員函數(shù)，設(shè)計(jì)者無(wú)需自己設(shè)計(jì)
數(shù)組的操作函數(shù)。
4. SystemVerilog?的操作符是 Verilog 和 C 語(yǔ)言操作符的組合。正是因?yàn)槠渲С?C 語(yǔ)言的操作符，因此其編程風(fēng)格更像 C 語(yǔ)言。
5. SystemVerilog?的過(guò)程語(yǔ)句和控制流方法，支持 C 語(yǔ)言中大部分的控制語(yǔ)句(if else/dowhile/case)，支持 Verilog 中的控制語(yǔ)句（begin end/fork join/fork join_any/fork join_none）。同時(shí)支持 Verilog 的電平敏感和沿敏感的時(shí)間控制。
下面是一段 SystemVerilog?語(yǔ)言的代碼，進(jìn)行對(duì)比后發(fā)現(xiàn)，如果將其中的 begin end 換成 C 語(yǔ)言的{}，將很難區(qū)分 SV 語(yǔ)言和 C 語(yǔ)言。
總體來(lái)說(shuō)， SV 語(yǔ)言繼承了 C 語(yǔ)言的大部分特性。
型的重復(fù)帶來(lái)混淆，在 SV 中， int 是 32 位的， longint 是 64 位的。C 語(yǔ)言中的float 類(lèi)型在 SV 中稱(chēng)為 shortreal。
2. SystemVerilog?中加入了字符串、結(jié)構(gòu)體和聯(lián)合體等常見(jiàn)的數(shù)據(jù)類(lèi)型。
3. SystemVerilog?中有數(shù)組的概念，不過(guò)其將數(shù)組擴(kuò)展為三類(lèi)，壓縮數(shù)組和非壓縮數(shù)組以及動(dòng)態(tài)數(shù)組等類(lèi)，不同的數(shù)組類(lèi)型都有不同的屬性。其非壓縮數(shù)組類(lèi)似于 C語(yǔ)言中的數(shù)組。另外， SV 中的數(shù)組都有自己的成員函數(shù)，設(shè)計(jì)者無(wú)需自己設(shè)計(jì)
數(shù)組的操作函數(shù)。
4. SystemVerilog?的操作符是 Verilog 和 C 語(yǔ)言操作符的組合。正是因?yàn)槠渲С?C 語(yǔ)言的操作符，因此其編程風(fēng)格更像 C 語(yǔ)言。
5. SystemVerilog?的過(guò)程語(yǔ)句和控制流方法，支持 C 語(yǔ)言中大部分的控制語(yǔ)句(if else/dowhile/case)，支持 Verilog 中的控制語(yǔ)句（begin end/fork join/fork join_any/fork join_none）。同時(shí)支持 Verilog 的電平敏感和沿敏感的時(shí)間控制。
下面是一段 SystemVerilog?語(yǔ)言的代碼，進(jìn)行對(duì)比后發(fā)現(xiàn)，如果將其中的 begin end 換成 C 語(yǔ)言的{}，將很難區(qū)分 SV 語(yǔ)言和 C 語(yǔ)言。
if(X_mac_pkt.data_length == 130)begin `uvm_info("X_mac_driver","data_length = 34",UVM_HIGH) for(int i=0;i<32;i ) begin????X_mac_data[1 i]={emac_data[i*4 0],emac_data[i*4 1],emac_data[i*4 2],emac_data[i*4 3]; end X_mac_data[33]={emac_data[32*4 0],emac_data[32*4 1],8'b0,8'b0}; for(int i=0;i<30;i ) begin X_mac_data[34 i]=(i 1); endendelse begin `uvm_info("X_mac_driver","data_length = 56",UVM_HIGH) for(int i=0;i<54;i ) begin????X_mac_data[1 i]={emac_data[i*4 0],emac_data[i*4 1],emac_data[i*4 2],emac_data[i*4 3]};//Verilog?語(yǔ)言 end X_mac_data[55]={emac_data[54*4 0],emac_data[54*4 1],8'b0,8'b0};??for(int?i=0;i<8;i )?begin X_mac_data[56 i]=(i 1); endendwhile(hiphy_time != X_mac_pkt.input_time) begin//等待最小加載時(shí)間@X_mac_vif.clk_three;//Verilog 語(yǔ)言#1; //Verilog 語(yǔ)言endwhile(X_mac_vif.X_mac_clk.receive_rdy != 1) begin//等待 X_mac 空閑@X_mac_vif.X_mac_clk;end總體來(lái)說(shuō)， SV 語(yǔ)言繼承了 C 語(yǔ)言的大部分特性。
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