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低功耗靜態(tài)驗證工具EnFortius?凝鋒?：支持UPF3.1的超大規(guī)模設(shè)計漏洞定位

在當今集成電路設(shè)計領(lǐng)域，低功耗設(shè)計已成為關(guān)鍵需求，特別是在移動設(shè)備、物聯(lián)網(wǎng)設(shè)備等對功耗敏感的應(yīng)用中。然而，隨著芯片設(shè)計規(guī)模的不斷擴大和復(fù)雜度的增加，低功耗設(shè)計中的漏洞定位變得愈發(fā)困難。EnFortius?凝鋒?低功耗靜態(tài)驗證工具應(yīng)運而生，其支持UPF3.1標準，為超大規(guī)模設(shè)計中的低功耗漏洞定位提供了強大的解決方案。

電子設(shè)計自動化
2025-04-23

EnFortius UPF3.1 低功耗設(shè)計
EDA上云實踐：分布式驗證與彈性算力調(diào)度技術(shù)解析

在集成電路設(shè)計領(lǐng)域，電子設(shè)計自動化（EDA）工具是不可或缺的。隨著芯片設(shè)計復(fù)雜度的不斷提高，對計算資源的需求呈指數(shù)級增長。傳統(tǒng)的本地計算模式面臨著算力瓶頸、成本高昂以及資源利用率低等問題。將EDA上云，利用云計算的分布式驗證與彈性算力調(diào)度技術(shù)，成為解決這些問題的有效途徑。

電子設(shè)計自動化
2025-04-23

EDA 分布式驗證
自動駕駛芯片的可靠性驗證：多傳感器數(shù)據(jù)融合與功能安全協(xié)同設(shè)計

在自動駕駛技術(shù)飛速發(fā)展的當下，自動駕駛芯片作為核心部件，其可靠性驗證至關(guān)重要。多傳感器數(shù)據(jù)融合為自動駕駛提供了全面的環(huán)境感知，而功能安全則保障了車輛在各種情況下的安全運行。將多傳感器數(shù)據(jù)融合與功能安全進行協(xié)同設(shè)計，并開展可靠性驗證，是確保自動駕駛芯片穩(wěn)定、安全工作的關(guān)鍵。

電子設(shè)計自動化
2025-04-23

多傳感器自動駕駛
RISC-V生態(tài)下的EDA工具適配：從開源協(xié)議棧移植到高性能驗證

在RISC-V生態(tài)蓬勃發(fā)展的當下，電子設(shè)計自動化（EDA）工具的適配成為推動其廣泛應(yīng)用的關(guān)鍵。RISC-V的開源特性為EDA工具帶來了新的機遇與挑戰(zhàn)，從開源協(xié)議棧移植到實現(xiàn)高性能驗證，是構(gòu)建完整RISC-V設(shè)計流程的重要環(huán)節(jié)。

電子設(shè)計自動化
2025-04-23

RISC-V EDA工具
量子EDA工具鏈初探：糾錯電路綜合與量子門映射算法設(shè)計

隨著量子計算技術(shù)的飛速發(fā)展，量子電子設(shè)計自動化（EDA）工具鏈的重要性日益凸顯。量子糾錯電路綜合與量子門映射算法作為量子EDA工具鏈中的關(guān)鍵環(huán)節(jié)，對于實現(xiàn)穩(wěn)定、高效的量子計算至關(guān)重要。本文將深入探討這兩個方面的內(nèi)容，并給出相關(guān)代碼示例。

電子設(shè)計自動化
2025-04-23

量子EDA 量子門映射算法
AI賦能的DRC違規(guī)分類：機器學(xué)習(xí)自動定位百萬級設(shè)計問題

在電子設(shè)計自動化（EDA）領(lǐng)域，設(shè)計規(guī)則檢查（DRC）是確保芯片設(shè)計符合制造工藝要求的關(guān)鍵環(huán)節(jié)。隨著芯片設(shè)計復(fù)雜度的不斷提高，DRC違規(guī)數(shù)量呈指數(shù)級增長，傳統(tǒng)的人工檢查方法已難以滿足高效、準確的需求。機器學(xué)習(xí)（ML）技術(shù)的興起為DRC違規(guī)分類和定位帶來了新的機遇，通過訓(xùn)練模型自動識別和分類違規(guī)問題，能夠顯著提高檢查效率和準確性。

電子設(shè)計自動化
2025-04-23

AI 機器學(xué)習(xí) DRC
左移（Shift Left）策略實踐：Calibre DesignEnhancer的早期EMIR簽核驗證

在集成電路（IC）設(shè)計領(lǐng)域，隨著工藝節(jié)點的不斷縮小和設(shè)計復(fù)雜度的急劇增加，傳統(tǒng)的設(shè)計驗證流程面臨著巨大的挑戰(zhàn)。左移（Shift Left）策略作為一種新興的設(shè)計方法，旨在將驗證活動提前到設(shè)計流程的早期階段，以便盡早發(fā)現(xiàn)和解決問題，從而降低后期修復(fù)成本，提高設(shè)計質(zhì)量和效率。Calibre DesignEnhancer作為一款先進的電子設(shè)計自動化（EDA）工具，提供了強大的早期EMIR（電遷移/電壓降/可靠性）簽核驗證功能，為左移策略的實施提供了有力支持。

電子設(shè)計自動化
2025-04-23

EMIR 左移策略
硅生命周期管理（SLM）在3D IC中的應(yīng)用：從流片到部署的數(shù)據(jù)閉環(huán)策略

隨著半導(dǎo)體技術(shù)的飛速發(fā)展，3D集成電路（3D IC）憑借其高集成度、低功耗和卓越性能等優(yōu)勢，成為推動電子系統(tǒng)持續(xù)進步的關(guān)鍵力量。然而，3D IC的復(fù)雜結(jié)構(gòu)以及日益嚴苛的性能和可靠性要求，使得在其整個生命周期內(nèi)進行持續(xù)維護和優(yōu)化變得至關(guān)重要。硅生命周期管理（SLM）作為一種新興范式，通過監(jiān)控、分析和優(yōu)化半導(dǎo)體器件的設(shè)計、制造、測試和部署過程，為3D IC的發(fā)展提供了有力支持。

電子設(shè)計自動化
2025-04-23

3D IC SLM
Chiplet間高速鏈路信號完整性仿真：光電混合建模與S參數(shù)提取技術(shù)

隨著芯片設(shè)計復(fù)雜度的提升，Chiplet（芯粒）技術(shù)憑借其高良率、低成本和異構(gòu)集成優(yōu)勢成為行業(yè)焦點。然而，Chiplet間通過高密度互連（如硅中介層或再分布層RDL）實現(xiàn)的高速鏈路，面臨信號完整性的嚴峻挑戰(zhàn)。特別是在數(shù)據(jù)速率達到56Gbps甚至更高的場景下，串擾、反射和損耗等問題尤為突出。本文將探討光電混合建模與S參數(shù)提取技術(shù)在Chiplet間高速鏈路信號完整性仿真中的應(yīng)用。

電子設(shè)計自動化
2025-04-23

Chiplet 光電混合建模
2.5D/3D IC電源完整性挑戰(zhàn)：mPower工具的多物理場協(xié)同分析方案

隨著半導(dǎo)體工藝節(jié)點進入7nm/5nm之后，2.5D/3D IC憑借先進封裝（Interposer、TSV）實現(xiàn)Die - to - Die互連，成為后摩爾時代提升系統(tǒng)效能、縮小芯片面積并整合不同功能的核心驅(qū)動力。然而，2.5D/3D IC的電源完整性面臨諸多挑戰(zhàn)，如高功耗、散熱問題以及熱應(yīng)力形變等。在此背景下，mPower工具憑借其多物理場協(xié)同分析能力，為解決這些問題提供了有效方案。

電子設(shè)計自動化
2025-04-23

IC電源 2.5D/3D mPower
醫(yī)療電子設(shè)備的EMC設(shè)計：從電路抗干擾到輻射合規(guī)性測試全流程

醫(yī)療電子設(shè)備在現(xiàn)代醫(yī)療中扮演著至關(guān)重要的角色，其電磁兼容性（EMC）設(shè)計直接關(guān)系到設(shè)備的性能、安全性以及患者的健康。醫(yī)療環(huán)境復(fù)雜，存在大量電磁干擾源，如MRI、超聲波設(shè)備等，因此醫(yī)療電子設(shè)備必須具備良好的EMC性能。本文將詳細闡述醫(yī)療電子設(shè)備從電路抗干擾設(shè)計到輻射合規(guī)性測試的全流程。

電子設(shè)計自動化
2025-04-23

醫(yī)療電子 EMC設(shè)計
RTL級時鐘門控深度優(yōu)化：ODCG/SDCG技術(shù)與可達性分析實戰(zhàn)

在數(shù)字集成電路設(shè)計中，時鐘門控技術(shù)是降低動態(tài)功耗的關(guān)鍵手段。隨著芯片規(guī)模和復(fù)雜度的不斷增加，對時鐘門控技術(shù)的優(yōu)化需求也日益迫切。ODCG（Optimized Dynamic Clock Gating）和SDCG（Smart Dynamic Clock Gating）作為先進的時鐘門控技術(shù)，結(jié)合可達性分析，能夠進一步提升時鐘門控的效果，實現(xiàn)更高效的功耗優(yōu)化。

電子設(shè)計自動化
2025-04-23

RTL 時鐘門控 ODCG/SDCG
基于引腳間吸引力的時序建模：從歐式距離損失函數(shù)到GPU加速優(yōu)化

本文探討了電子設(shè)計自動化（EDA）領(lǐng)域中基于引腳間吸引力的時序建模方法。首先介紹了歐式距離損失函數(shù)在時序建模中的應(yīng)用，隨后詳細闡述了如何利用GPU加速技術(shù)優(yōu)化時序建模過程，提高計算效率，并通過實際代碼示例展示了相關(guān)實現(xiàn)。

電子設(shè)計自動化
2025-04-23

GPU EDA 時序建模
脈沖神經(jīng)網(wǎng)（SNN）能耗攻擊與防護：DRAM位翻轉(zhuǎn)對邊緣計算設(shè)備的影響分析

隨著人工智能技術(shù)的飛速發(fā)展，脈沖神經(jīng)網(wǎng)絡(luò)（SNN）憑借其事件驅(qū)動和高能效的特點，在能源受限的邊緣計算場景中展現(xiàn)出巨大潛力。然而，SNN在邊緣設(shè)備上的廣泛應(yīng)用也面臨著新的安全挑戰(zhàn)，其中基于DRAM位翻轉(zhuǎn)的能耗攻擊成為亟待解決的問題。

電子設(shè)計自動化
2025-04-23

DRAM 脈沖神經(jīng)網(wǎng)
AI驅(qū)動的時序關(guān)鍵路徑提取：南大團隊GPU加速布局算法在百億晶體管設(shè)計中的實踐

在芯片設(shè)計領(lǐng)域，隨著晶體管數(shù)量呈指數(shù)級增長，為百億量級晶體管設(shè)計最優(yōu)布局成為亟待解決的難題。傳統(tǒng)布局方法在精度與效率、局部與整體之間存在沖突，難以滿足現(xiàn)代芯片設(shè)計需求。南京大學(xué)人工智能學(xué)院LAMDA組錢超教授團隊在電子設(shè)計自動化（EDA）領(lǐng)域的突破性成果，為解決這一問題提供了新思路。

電子設(shè)計自動化
2025-04-23

GPU EDA AI驅(qū)動

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低功耗靜態(tài)驗證工具EnFortius?凝鋒?：支持UPF3.1的超大規(guī)模設(shè)計漏洞定位

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左移（Shift Left）策略實踐：Calibre DesignEnhancer的早期EMIR簽核驗證

硅生命周期管理（SLM）在3D IC中的應(yīng)用：從流片到部署的數(shù)據(jù)閉環(huán)策略

Chiplet間高速鏈路信號完整性仿真：光電混合建模與S參數(shù)提取技術(shù)

2.5D/3D IC電源完整性挑戰(zhàn)：mPower工具的多物理場協(xié)同分析方案

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基于引腳間吸引力的時序建模：從歐式距離損失函數(shù)到GPU加速優(yōu)化

脈沖神經(jīng)網(wǎng)（SNN）能耗攻擊與防護：DRAM位翻轉(zhuǎn)對邊緣計算設(shè)備的影響分析

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