摘要：結合DDS+PLL技術，采用DDS芯片AD9851和集成鎖相芯片ADF4113完成了GSM 1 800 MHz系統(tǒng)中高性能頻率合成器的設計與實現。詳細介紹系統(tǒng)中核心芯片的性能、結構及使用方法，并運用ADS和ADISimPLL軟件對設計方案進行仿真和優(yōu)化，特別是濾波器的選擇與設計。測試結果表明，該頻率合成器具有高穩(wěn)定度、高分辨率、低相位噪聲的特點，達到了設計指標要求。
關鍵詞：DDS；PLL；頻率合成；濾波器

    頻率合成器是決定電子系統(tǒng)性能的關鍵設備，隨著通信、數字電視、衛(wèi)星定位、航空航天、雷達和電子對抗等技術的發(fā)展，對頻率合成器提出了越來越高的要求。頻率合成理論自20世紀30年代提出以來，已取得了迅速的發(fā)展，逐漸形成了直接頻率合成技術、鎖相頻率合成技術、直接數字式頻率合成技術三種基本頻率合成方法。直接頻率合成技術原理簡單，易于實現，頻率轉換時間短，但是頻率范圍受限，且輸出頻譜質量差。鎖相頻率合成技術(PLL)具有輸出頻帶寬、工作頻率高、頻譜質量好的優(yōu)點，但是頻率分辨率和頻率轉換速度卻很低。直接式數字頻率合成技術(DDS)的頻率分辨率高、頻率轉換時間快、頻率穩(wěn)定度高、相位噪聲低，但目前尚不能做到寬帶，頻譜純度也不如PLL。低相位噪聲、高純頻譜、高速捷變和高輸出頻段的頻率合成器已成為頻率合成發(fā)展的主要趨勢，傳統(tǒng)的單一合成方式很難兼顧上述各項性能指標，達到現代通信系統(tǒng)對頻率合成器的要求。本文采用DDS和PLL相結合的方法，設計一個應用于(GSM 1 800 MHz系統(tǒng)中的頻率合成器，其
中輸出頻帶為1 805～1 880 MHz，分辨率為200 kHz，相位噪聲為-80 dBc／Hz＠1 kHz，頻率誤差為5 kHz，雜波抑制大于50 dB。

1 電路設計
1．1 設計原理
    DDS直接激勵PLL的頻率合成技術，與單純的PLL技術相比，作為參考源的DDS具有很高的頻率分辨率，可以在不改變PLL分頻比的情況下，提高PLL的頻率分辨率，而且采用DDS激勵PLL設計方法的電路結構簡單，所用硬件少，通過合理設計環(huán)路濾波器可以較好地改善因PLL倍頻作用而惡化的相位噪聲。系統(tǒng)原理框圖如圖1所示。

    圖1中，fref是參考信號，一般由高穩(wěn)定度的晶體振蕩器產生，用于保證DDS各個部件的同步工作。fDDS取代原有的晶振作為鎖相環(huán)(PLL)的激勵源，其輸出fDDS頻率取決于頻率控制字K。頻率合成器的輸出由VCO提供，PLL芯片中電荷泵的輸出由低通濾波器(LPF2)產生，用于控制VCO的輸出頻率。DDS中K和PLL的分頻比可以通過單片機中的控制程序加以改變，從而實現頻率合成。
    VCO輸出信號頻率與DDS輸出信號頻率之間的關系為：

式中：fref為DDS的時鐘頻率；K為DDS的頻率控制字；M為DDS相位累加器字長；fref／2M為DDS的頻率分辨率；△fmin為頻率合成器輸出信號的頻率分辨率。由此可見，以DDS為激勵源，只要相位累加器的字長取得足夠大，頻率合成器就能得到較高的頻率分辨率。[!--empirenews.page--]
1．2 電路實現
    如圖1給出的原理框圖所示，整個頻率合成器由DDS和PLL兩個功能模塊實現。
1．2．1 DDS電路
    DDS電路如圖2所示，該電路由DDS、低通濾波器(LPF)和外部參考時鐘源組成。電路中的直接數字頻率合成器芯片AD9851是AD公司采用先進的DDS技術生產的高集成度DDS器件。它允許最高輸入時鐘180 MHz，同時提供可選擇的片內6倍頻乘法器，內置高性能的10 b數／模轉換器，內含一個高速比較器。芯片具有簡單的控制接口，允許串／并行異步輸入控制字，采用32 b頻率控制字，內部使用5 b相位調制字，外接參考時鐘源時，AD9851可以產生一個頻譜純凈、頻率和相位都可以控制，而且穩(wěn)定性非常高的正弦波。
    本文采用單片機C8051F021實現對AD9851數據控制，改變AD9851內部編程控制寄存器所選的操作模式、相位累加器的位數、頻率控制字，可實現各種不同頻率信號的輸出。外部參考時鐘源選用30 MHz無源晶振，DDS輸出信號的頻率最高可達72 MHz。外部的低通濾波器用來濾除高頻雜散和諧波。

    DDS有一個很明顯的缺點，輸出頻率越接近Nyquist帶寬的高度，采樣點數越少，其輸出的雜散干擾也就越大。因此，必須在DDS芯片的正弦信號輸出端加一個濾波器，以便有效地抑制諧波和雜散。本設計中采用七階橢圓低通濾波器，該濾波器電路如圖2虛線框內所示，其中R5，R6完成電流信號到電壓信號的轉換，其截止頻率可達70 MHz。圖3給出該七階橢圓低通濾波器的正向傳輸特性，70 MHz截止頻率衰減為-2．907 dB，帶外衰減在84 MHz達到-35．749 dB，基本符合設計要求。
1．2．2 PLL電路
    PLL電路如圖4所示，該電路由性價比很高的鎖相芯片ADF4113、濾波電路、VC0構成。設計中采用DDS輸出取代原有的晶振，為GSM系統(tǒng)提供13 MHz的激勵源，信道頻率間隔為200 kHz，基準輸入需經ADF4113中的基準分頻器完成65分頻。

    ADF4113是ADI公司研制的數字鎖相頻率合成器，最高工作頻率可達4 GHz，可用于無線射頻通信系統(tǒng)的基站、手機、通信檢測設備及CATV設備中。該芯片內部主要包括可編程的14位基準分頻器；可編程雙模式前置分頻器：8／9，16／17，32／33和64／65；可編程的射頻信號分頻器；3線串行總線接口；模擬和數字鎖定狀態(tài)檢測功能。該芯片具有良好的相位噪聲參數，鑒相頻率為200 kHz時，相噪基底為-164 dBc／Hz；輸出1 840 MHz時，相噪可達-85 dBc／Hz。VCO選用Sirenza微波公司的VC0190-1843T，輸出頻率范圍為1 740～1 930 MHz，具有良好的相位噪聲特性，其獨特的緩沖放大器設計，可減小頻率漂移。[!--empirenews.page--]
    環(huán)路濾波器對頻率合成器的性能有十分重要的影響，環(huán)路濾波器決定頻率合成器的雜散抑制、相位噪聲、環(huán)路穩(wěn)定性以及捷變時間等重要參數。由于本設計采用ADF4113電流型電荷泵鑒相器，因此環(huán)路濾波器采用無源方式。鑒于本系統(tǒng)對跳頻的切換時間要求不是很高，因此可以適當降低環(huán)路帶寬，以確保系統(tǒng)穩(wěn)定性。降低環(huán)路帶寬還有助于濾除參考信號中的諧波成分。但環(huán)路帶寬太小會增加建立時間和帶內VCO相位噪聲，由于帶內噪聲主要取決于參考信號引入的噪聲，VC0相位噪聲不是主要因素。該系統(tǒng)設計成三階無源濾波器構成的四階環(huán)路。圖4虛線框給出三階無源環(huán)路濾波器電路，根據系統(tǒng)對相位噪聲和頻率轉換時間的要求，取環(huán)路帶寬ωc=15 kHz，相位裕度為φ=45°。

2 電路仿真
    采用ADISimPLL軟件對該方案進行了仿真分析，圖5給出仿真結果?？梢钥闯?，該頻率合成器的相位噪聲為-84．63 dBc／

3 結果分析
    系統(tǒng)采用DDS直接激勵PLL的設計方案，充分利用了DDS小步進、頻率捷變快及PLL頻帶寬，工作頻率高，頻譜純度高的優(yōu)點，研制出滿足GSM l 800 MHz系統(tǒng)指標要求的頻率合成器。相位噪聲的測量如圖6所示，為-83．75 dBc／

4 結語
    采用DDS激勵PLL的頻率合成技術，克服了寬帶系統(tǒng)中DDS輸出頻率較低和PLL頻率分辨率低的缺點。通過合理設計環(huán)路低通濾波器、相位噪聲、環(huán)路穩(wěn)定性等性能得到提高，并對電源采取濾波措施，以改善雜波抑制，最終設計出高性能頻率合成器。