為在合理的設(shè)計(jì)制造成本下持續(xù)提升半導(dǎo)體組件的性能，各種堆棧式封裝已大行其道。然終端產(chǎn)品對(duì)于產(chǎn)品外觀厚度的要求亦不容輕忽，因此芯片3D堆棧仍受一定限制。新型封裝內(nèi)聯(lián)機(jī)技術(shù)的問世，可望在功能增加與封裝厚度的矛盾間取得新的平衡點(diǎn)。
拜更強(qiáng)大的基頻(Baseband)與應(yīng)用處理器所賜，手機(jī)的功能不斷進(jìn)步，運(yùn)作頻率也持續(xù)提升，業(yè)界也朝向采用層迭封裝(PoP)堆棧技術(shù)。這些手機(jī)功能與處理器容量的提升，要?dú)w功于半導(dǎo)體制程技術(shù)的進(jìn)步。舉例來說，基頻與應(yīng)用處理器需要越來越多的內(nèi)聯(lián)機(jī)，迫使業(yè)界轉(zhuǎn)而采用面數(shù)組式覆晶封裝。此外，從引線搭接轉(zhuǎn)向覆晶技術(shù)，對(duì)于PoP的設(shè)計(jì)與組裝而言，也衍生出許多挑戰(zhàn)與機(jī)會(huì)。

帶動(dòng)PoP堆棧的力量，主要是手機(jī)與其他掌上型電子裝置須要縮小封裝的底面積。除了得減少在主板上占用的空間，其面積不得超過內(nèi)存，且須將邏輯組件封裝并排外，PoP堆棧因?yàn)榭蓽p少零件之間的聯(lián)機(jī)長(zhǎng)度，故帶來更好的電氣效能。PoP封裝符合固態(tài)技術(shù)協(xié)會(huì)(JEDEC)的相關(guān)標(biāo)準(zhǔn)，讓制造商能向不同供貨商購(gòu)買邏輯與內(nèi)存組件。邏輯堆棧上典型的PoP內(nèi)存頂部與底部之間的球柵數(shù)組封裝(BGA)內(nèi)聯(lián)機(jī)間距僅有0.65毫米(mm)，底部封裝與主板的 BGA間距則為0.55毫米。現(xiàn)今采用PoP制程的雙內(nèi)存晶粒，頂部封裝的最大高度為1.3～1.4毫米。但這種組件的高度，通常超過許多上層封裝內(nèi)有兩個(gè)內(nèi)存晶粒以上堆棧的PoP封裝(表1)。
表1 組件封裝技術(shù)比較表


智能型手機(jī)的市場(chǎng)持續(xù)成長(zhǎng)，預(yù)計(jì)在2013年出貨量將超過五億支。消費(fèi)者期盼多合一的功能，包括行動(dòng)上網(wǎng)、影音、衛(wèi)星定位、相機(jī)及游戲等功能。對(duì)于更高效能的需求，帶動(dòng)了處理器芯片尺寸的成長(zhǎng)，以及需要更多的內(nèi)聯(lián)機(jī)。此外，各種封裝規(guī)格將維持不變甚至縮小，以便能夠裝入越做越小與越薄的裝置內(nèi)。

覆晶封裝孤掌難鳴內(nèi)聯(lián)機(jī)技術(shù)應(yīng)與時(shí)俱進(jìn)

在底部封裝運(yùn)用覆晶內(nèi)聯(lián)機(jī)技術(shù)，為PoP堆棧提供更多彈性。以覆晶來取代裸晶層級(jí)的內(nèi)聯(lián)機(jī)，會(huì)增加X/Y軸向的可用空間，如此會(huì)增加頂部與底部連結(jié)點(diǎn)的數(shù)量，或是做出更大的處理器芯片。

由于覆晶裸晶采用充填底膠，因此毋須從頂部向下澆灌封膠，也不須要引線搭接，從而減少所需的X/Y軸向空間。而省去向下澆灌封膠，亦可縮減頂部與底部封裝之間的間距高度，故允許在更細(xì)的內(nèi)聯(lián)機(jī)間距中采用較小的錫球(圖1)。
圖1 左為晶粒層級(jí)的內(nèi)聯(lián)機(jī)，右為覆晶底部封裝。


另一種增加功能的途徑，是采用封裝高度較低的覆晶裸晶，并把第二個(gè)裸晶迭到覆晶的頂部。第二個(gè)裸晶需要引線搭接的內(nèi)聯(lián)機(jī)，以及進(jìn)行頂部向下澆灌封膠，以此法制作出的PoP內(nèi)聯(lián)機(jī)會(huì)增加高度，因此需要較大的錫球與較大的間距。迭在底部的第二個(gè)芯片，與頂部封裝之間也可能需要更多連接點(diǎn)。整個(gè)封裝必須加高與加寬來容納這些元素，或采用高長(zhǎng)寬比的細(xì)間距解決方案，作為頂部與底部封裝的內(nèi)聯(lián)機(jī)(圖2)。
圖2 采用封裝高度較低覆晶圖示


新型PoP內(nèi)聯(lián)機(jī)問世接腳數(shù)/厚度改善有解

隨著處理器的功能日趨強(qiáng)悍與多元化，即使置于底側(cè)封裝的單裸晶仍需要更多內(nèi)聯(lián)機(jī)來連結(jié)頂側(cè)封裝，需要的數(shù)量超過最低標(biāo)準(zhǔn)間距0.5毫米，例如12毫米封裝的一百六十八個(gè)輸入/輸出(I/O)端子。增加封裝的底面積來容納更多頂側(cè)封裝與底側(cè)封裝的內(nèi)聯(lián)機(jī)，或是在現(xiàn)有規(guī)格中加入更多列的端子并縮減裸晶的尺寸的作法，在大多數(shù)情況下都不可行，因此須要采用細(xì)間距的解決方案。

其中一種解決方案是提高封裝密度，并維持或縮減封裝的底面積，也就是Tessera的μPILR PoP封裝(圖3)。
圖3 μPILR PoP封裝圖示


較小長(zhǎng)寬比的銅柱，抬高濕式處理的表面，讓焊料的內(nèi)聯(lián)機(jī)高于基板的表面，讓組件可采用越來越小的錫球，進(jìn)而置于更細(xì)的間距。經(jīng)過濕式處理準(zhǔn)備進(jìn)行 μPILR制程時(shí)，焊料就會(huì)吸附到錫柱上，并維持足夠的間距，避免垂直內(nèi)聯(lián)機(jī)間出現(xiàn)焊料的搭橋短路現(xiàn)象。這使得PoP能在更細(xì)的間距上進(jìn)行堆棧，直立高度提高的幅度，就是μPILR的高度。額外多出的高度余裕度，能為底部封裝堆棧裸晶帶來緩沖彈性，毋須增加組件的整體底面積，進(jìn)而節(jié)省封裝成本和主板空間。

此外，高度平面化銅柱所抬高的濕式處理表面，會(huì)產(chǎn)生更高的堆棧良率，提供更多緩沖空間，消除因基板的板彎造成接點(diǎn)開路與短路的缺陷。針對(duì)一般板彎變形的基板進(jìn)行并置堆棧測(cè)試時(shí)，利用μPILR技術(shù)所做出的內(nèi)聯(lián)機(jī)，不僅沒有開路或短路的現(xiàn)象，錫鉛凸塊很牢固地接合各個(gè)零件。

μPILR PoP解決方案克服了傳統(tǒng)BGA技術(shù)的種種限制，讓制造商能推出低高型、微間距、且效能更高的組件。μPILR能達(dá)到0.3毫米的間距，并讓直立高度維持在0.2毫米，讓封裝的整體高度不到1.0毫米。這項(xiàng)技術(shù)還帶來高可靠性優(yōu)點(diǎn)，因?yàn)棣蘌ILR內(nèi)聯(lián)機(jī)在靜態(tài)與動(dòng)態(tài)負(fù)載下，都維持相當(dāng)高的耐撓曲性。最后，由于μPILR PoP采用標(biāo)準(zhǔn)材料與組裝制程，因此毋須再投資增加基礎(chǔ)設(shè)備。

覆晶/凸塊組裝攜手滿足市場(chǎng)

除了PoP外，μPILR還可用在底部覆晶封裝，透過基板上的銅柱將覆晶裸晶接合在封裝上，而不是透過裸晶上的銅柱(圖4)。
圖4 μPILR覆晶貼合為細(xì)間距的凸塊濕潤(rùn)及底部填膠的實(shí)際直立空隙提供較多容許幅度。


μPILR提供一種高共面性的凸塊互連層，為凸塊接合提供更高的濕制程容許幅度(Wetting Margin)。在組裝大體積薄型組件時(shí)，這種特性非常重要，尤其是內(nèi)含大量凸塊且容易繞曲的超薄封裝基板。支持覆晶的μPILR內(nèi)聯(lián)機(jī)，亦能建構(gòu)出更高的I/O組件，能夠把間距縮小至100微米(μm)以下。這讓業(yè)者可預(yù)估直立高度，即使采用可塌扁的無鉛焊錫凸塊，底膠仍能維持高良率，并降低電遷移造成損毀的風(fēng)險(xiǎn)，因?yàn)榭s減間距，不一定要縮減裸晶焊墊尺寸，也不一定會(huì)產(chǎn)生電流聚集效應(yīng)(表2)。[!--empirenews.page--]
表2 JEDEC BGA PoP封裝與Tessera μPILR FC PoP封裝比較


消費(fèi)者不斷要求更薄且更強(qiáng)大、多功能、多合一的掌上型電子產(chǎn)品。為滿足這些需求，PoP組件必須持續(xù)微型化，并提高內(nèi)聯(lián)機(jī)密度來達(dá)到更高處理效能。在底部封裝裸晶運(yùn)用覆晶技術(shù)，雖然有助縮小封裝尺寸，但由于用到傳統(tǒng)焊球，因此發(fā)展受到限制。μPILR內(nèi)聯(lián)機(jī)解決方案，支持PoP與覆晶內(nèi)聯(lián)機(jī)，能進(jìn)一步整合各項(xiàng)功能，并讓電子組件持續(xù)微型化。

(本文作者為Tessera臺(tái)灣區(qū)總經(jīng)理暨東亞區(qū)總監(jiān))