臺積電 (2330)今(9)日宣布，已領先業(yè)界成功推出支援20 奈米制程與CoWoS（Chip on Wafer on Substrate）技術的設計參考流程，展現(xiàn)該公司在開放創(chuàng)新平臺（Open Innovation Platform, OIP）架構中，支援20奈米與CoWoS技術的設計環(huán)境已準備就緒。
臺積電強調(diào)，20奈米參考流程，是采用現(xiàn)行經(jīng)過驗證的設計流程協(xié)助客戶實現(xiàn)雙重曝影技術（Double Patterning Technology, DPT），藉由雙重曝影技術所需知識的布局與配線（Place and Route） 、時序（Timing）、實體驗證（Physical Verification）及可制造性設計（Design for Manufacturing, DFM），電子設計自動化（EDA）領導廠商通過驗證的設計工具能夠支援臺積電的20奈米制程。
此外，臺積電指出，通過矽晶片驗證的CoWoS參考流程，則能夠整合多晶片以支援高頻寬與低功耗應用，加速三維積體電路（3D IC）設計產(chǎn)品的上市時間，晶片設計業(yè)者亦受惠于能夠使用電子設計自動化廠商現(xiàn)有的成熟設計工具進行設計。
臺積電研發(fā)副總侯永清表示，以上參考流程能夠完整的，將臺積電先進的20奈米與CoWoS技術提供給晶片設計業(yè)者，以協(xié)助其盡早開始設計開發(fā)產(chǎn)品。而對于臺積電及其開放創(chuàng)新平臺設計生態(tài)環(huán)境伙伴而言，首要目標即在于能夠及早、并完整地提供先進的矽晶片與生產(chǎn)技術給客戶。