“集成電路芯片上所集成的電路的數(shù)目，每隔18個月就翻一番。微處理器的性能每隔18個月提高一倍，而價格下降一半。”這就是揭示了信息技術(shù)進(jìn)步速度的著名的摩爾定律。

一直以來，FPGA 的所有工藝節(jié)點都遵循摩爾定律的發(fā)展，邏輯容量提高一倍，則成本降低一半。遺憾的是，僅僅依靠摩爾定律的發(fā)展速度，已不能滿足市場對可控功耗范圍內(nèi)實現(xiàn)更多資源以及更高代工廠良率的無止境的需求。日前，賽靈思推出了“堆疊硅片互聯(lián)技術(shù)”的 3D 封裝方法，可有效解決上述難題。

賽靈思公司質(zhì)量管理和新產(chǎn)品導(dǎo)入全球資深副總裁亞太區(qū)執(zhí)行總裁湯立人先生和賽靈思公司亞太區(qū)市場及應(yīng)用總監(jiān)張宇清先生日前來到北京，展示此項具有突破性意義的新技術(shù)。

 
賽靈思公司質(zhì)量管理和新產(chǎn)品導(dǎo)入全球資深副總裁亞太區(qū)執(zhí)行總裁湯立人先生和靈思公司亞太區(qū)市場及應(yīng)用總監(jiān)張宇清先生

 xilinx-virtex7-6-與1元硬幣比較
“堆疊硅片互聯(lián)技術(shù)”的 3D 封裝方法克服了簡單地把兩個或更多 FPGA 連接起來實現(xiàn)大規(guī)模設(shè)計的方法三大弊端：一是可用 I/O 數(shù)量有限，不足以連接用以供分區(qū)設(shè)計中不同 FPGA 間信號傳輸?shù)膹?fù)雜網(wǎng)絡(luò)，同時也難以連接 FPGA 到系統(tǒng)其它器件；二是 FPGA 間傳輸信號的時延限制了性能；三是在多個 FPGA 之間用標(biāo)準(zhǔn)器件 I/O 創(chuàng)建邏輯連接會引起不必要的功耗。

 
據(jù)湯立人先生介紹,“堆疊硅片互聯(lián)技術(shù)”的 3D 封裝方法，采用無源芯片中介層、微凸塊和硅通孔 (TSV)技術(shù)，實現(xiàn)了多芯片可編程平臺。

 
由于中介層為無源的，因此除了FPGA 芯片消耗熱量外，不存在其它散熱問題。由于較薄的硅中介層可有效減弱內(nèi)部堆積的應(yīng)力，一般說來堆疊硅片互聯(lián)技術(shù)封裝架構(gòu)的內(nèi)部應(yīng)力低于同等尺寸的單個倒裝 BGA 封裝，這就降低了封裝的最大塑性應(yīng)變，熱機(jī)械性能也隨之得以提升。

通過下面的剖面圖可以清楚的了解到“堆疊硅片互聯(lián)技術(shù)”的 3D 封裝技術(shù)。

 
此項新技術(shù)將滿足要求最苛刻的FPGA應(yīng)用需求，例如下一代有線通信、下一代無線通信、高性能計算、醫(yī)療成像、航空航天和軍用等等。

同時，湯立人先生透露，賽靈思與臺積電已經(jīng)在28nm器件的生產(chǎn)上進(jìn)行合作，首批產(chǎn)品將于 2011 年第一季度開始供貨。