Synopsys日前宣布， 意法半導體(ST)在其90nm和65nm 的ASIC設(shè)計流程中，應(yīng)用Design Compiler拓樸繪圖技術(shù)，縮短了整個設(shè)計時間。意法半導體在其ASIC方法集中應(yīng)用Design Compiler拓樸繪圖技術(shù)，從而消除了設(shè)計的反復(Iteration)，實現(xiàn)了內(nèi)部設(shè)計團隊和外部客戶整個設(shè)計環(huán)節(jié)工作的順暢。

    在ASIC模式下，設(shè)計能否按計劃完成，在很多程度上取決于設(shè)計收斂完成前，網(wǎng)表在客戶與ASIC供應(yīng)商間反復時間的縮短。Design Compiler中的拓樸繪圖技術(shù)可在真實物理實施之前，準確預(yù)測最終的設(shè)計時序、功耗、可測性及分區(qū)，從而幫助前端設(shè)計人員完成布局的前期可視性。這樣，客戶和ASIC供應(yīng)商均可通過確認綜合后所實現(xiàn)的網(wǎng)表，實現(xiàn)預(yù)期性能。

    意法半導體前端技術(shù)制造部中心CAD和設(shè)計解決方案集團副總裁Philippe Magarshack 表示：“拓樸繪圖技術(shù)幫助實現(xiàn)了RTL 到GDSII 路徑所急需的可預(yù)測性。前端設(shè)計師可以更早地識別并修復重要的設(shè)計問題，而無須象以前那樣等到完成布局后才發(fā)現(xiàn)問題。同樣，后端團隊也可以得到更為完善的物理實施網(wǎng)單，從而更有效地實現(xiàn)預(yù)期性能。我們對拓樸繪圖技術(shù)在高級ASIC設(shè)計方面的成效非常滿意，已將其融合到90nm和65nm的ASIC設(shè)計流程中。由于內(nèi)部和外部的ASIC客戶在綜合過程中都要求加速設(shè)計流程，因此我們鼓勵他們都應(yīng)用這一技術(shù)。”

    Design Compiler拓樸繪圖技術(shù)是一項創(chuàng)新的、經(jīng)過tapeout考驗的綜合技術(shù)，可有效縮短設(shè)計時間。其利用Galaxy™設(shè)計平臺的物理實施技術(shù)，實現(xiàn)了綜合過程中對布局后時序、可測性、分區(qū)等設(shè)計成效的預(yù)測。此外，拓樸繪圖技術(shù)還利用時鐘樹綜合技術(shù)，完成設(shè)計分區(qū)后功耗結(jié)果的估算，從而實現(xiàn)對RTL到GDSII路徑的高度可預(yù)測性。 

    Synopsys部署部總經(jīng)理兼高級副總裁Antun Domic認為，“目前，越來越多像意法半導體這樣的市場領(lǐng)先廠商已經(jīng)開始意識到，Synopsys公司提供的拓樸繪圖技術(shù)在幫助他們進一步順暢設(shè)計流程，降低設(shè)計周期方面的價值。我們希望能拓展與意法半導體的合作，通過廣泛部署拓樸繪圖技術(shù)為其ASIC客戶提供更大的支持?！?