本文根據(jù)雷達發(fā)射機頻率快速變化的特點,采用目前新型的邏輯控制器件研究新型頻率測量模塊,結(jié)合等精度內(nèi)插測頻原理,對整形放大后的脈沖直接計數(shù),實現(xiàn)對下變頻后單脈沖包絡的載波快速測頻。具有測量精度高,測量用
電磁干擾(EMI)是一種會通過導致意外響應或完全工作實效從而影響電氣/電子設備性能的能量?! MI是由輻射電磁場或者感應電壓和電流產(chǎn)生的。當前高速數(shù)字系統(tǒng)中的高時鐘頻率和短邊率也會導致EMI問題?! 鲗Ш桶l(fā)射
引 言 軟件的可靠性一直是一個關鍵問題。任何使用軟件的人都可能會經(jīng)歷計算機死機或程序跑飛的問題,這種情況在嵌入式系統(tǒng)中也同樣存在。由于單片機的抗干擾能力有限,在工業(yè)現(xiàn)場的儀器儀表中,常會由于電壓不穩(wěn)、
本文所提出的基于多路移相時鐘的等精度瞬時測頻模塊具有電路簡單,性價比高的特點,可用于捷變頻脈沖調(diào)制雷達脈內(nèi)測頻。最為核心的測頻電路完全在FPGA內(nèi)部構(gòu)建,輸入的標準時鐘僅為10 MHz,不僅減小了布線和制板的難度,而且大幅提高了模塊的抗干擾能力保證了測量精度。整個測頻模塊用一塊板卡實現(xiàn),通過測試達到預期效果,證明該設計方案具有很高的實用性。
引 言 軟件的可靠性一直是一個關鍵問題。任何使用軟件的人都可能會經(jīng)歷計算機死機或程序跑飛的問題,這種情況在嵌入式系統(tǒng)中也同樣存在。由于單片機的抗干擾能力有限,在工業(yè)現(xiàn)場的儀器儀表中,常會由于電壓不穩(wěn)、
如何控制IC的功耗
基于 PIC18F8520 的 GPS 精準時鐘實現(xiàn)
利用FPGA實現(xiàn)大型設計時,可能需要FPGA具有以多個時鐘運行的多重數(shù)據(jù)通路,這種多時鐘FPGA設計必須特別小心,需要注意最大時鐘速率、抖動、最大時鐘數(shù)、異步時鐘設計和時鐘/數(shù)據(jù)關系。設計過程中最重要的一步是確定要
目前廣泛使用的3 1/2~5 1/2位數(shù)字電壓表(DVM),大多選用雙積分式或多重積分式單片A/D轉(zhuǎn)換器。其優(yōu)點是電路簡單,抗串模干擾能力強,成本較低。只要設計的時鐘頻率F0恰好等于50HZ的整倍數(shù),電網(wǎng)串模干擾就被完全抑制
FPGA的功耗高度依賴于用戶的設計,沒有哪種單一的方法能夠?qū)崿F(xiàn)這種功耗的降低,如同其它多數(shù)事物一樣,降低功耗的設計就是一種協(xié)調(diào)和平衡藝術,在進行低功耗器件的設計時,人們必須仔細權衡性能、易用性、成本、密度
FPGA低功耗設計注意事項
FPGA低功耗設計注意事項
FPGA的功耗高度依賴于用戶的設計,沒有哪種單一的方法能夠?qū)崿F(xiàn)這種功耗的降低,在進行低功耗器件的設計時,人們必須仔細權衡性能、易用性、成本、密度以及功率等諸多指標?! ”M管基于90nm工藝的FPGA的功耗已低于先
FPGA的低功耗設計分析
FPGA的低功耗設計分析
0 引言 隨著半導體工藝的迅速發(fā)展,嵌入式處理器和DSP的設計越來越復雜,其開發(fā)調(diào)試工作也日趨重要,因此處理器平臺提供強大的調(diào)試系統(tǒng)已成為設計中必不可少的一部分。 嵌入式處理器調(diào)試系統(tǒng)使用硬件仿真器
北京時間11月1日晚間消息,據(jù)國外媒體周一報道,由于歐洲已開始實施冬令時,而蘋果iPhone手機操作系統(tǒng)的一處漏洞導致手機鬧鐘推遲一個小時。iPhone的普通時鐘可以自動應對冬令時,將時間自動后調(diào)一個小時。但鬧鐘卻不
如今,智能手機中以應用為中心的設計已經(jīng)成為主流趨勢,同時這類設計中的外設功能如各種調(diào)制解調(diào)器已經(jīng)被卸載到各種獨立的芯片組中。導致這種結(jié)果的原因有許多,一部分是由于激烈的市場競爭所致,包括那種希望通
基于WM8994設計智能手機的訣竅