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VerilogHDL是一種硬件描述語言，以文本形式來描述數(shù)字系統(tǒng)硬件的結構和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。VerilogHDL和VHDL是世界上最流行的兩種硬件描述語言，都是在20世紀80年代中期開發(fā)出來的。前者由GatewayDesignAutomation公司（該公司于1989年被Cadence公司收購）開發(fā)。兩種HDL均為IEEE標準。[1]

夏宇聞老師談FPGA工程師的入門學習

　1. 必須清楚自己究竟適合不適合做工程師?？纯醋约旱男愿裉攸c，是不是特別安靜，又耐得住寂寞。因為FPGA工程師是一個辛苦的工作，不但要通過不斷學習研究提升自己的設計水平，還要經常性的熬夜加班敲寫代碼，如果

充電吧
2010-11-08

FPGA 工程師 VERILOG BSP
FPGA控制DM9000A進行以太網數(shù)據(jù)收發(fā)的Verilog實現(xiàn)

本文為實現(xiàn)高速數(shù)據(jù)的實時遠程傳輸處理,提出了采用FPGA直接控制DM9000A進行以太網數(shù)據(jù)收發(fā)的設計思路，實現(xiàn)了一種低成本、低功耗和高速率的網絡傳輸功能，最高傳輸速率可達100Mbps。 DM9000A簡介

電子設計自動化
2010-08-18

以太網 DM9000A FPGA VERILOG
FPGA控制DM9000A進行以太網數(shù)據(jù)收發(fā)的Verilog實現(xiàn)

本文為實現(xiàn)高速數(shù)據(jù)的實時遠程傳輸處理,提出了采用FPGA直接控制DM9000A進行以太網數(shù)據(jù)收發(fā)的設計思路，實現(xiàn)了一種低成本、低功耗和高速率的網絡傳輸功能，最高傳輸速率可達100Mbps。 DM9000A簡介

數(shù)字電源
2010-08-16

以太網 DM9000A FPGA VERILOG
基于Verilog HDL的UART模塊設計與仿真

摘要：通用異步收發(fā)器UART常用于微機和外設之間的數(shù)據(jù)交換，針對UART的特點，提出了一種基于Ver4log HDL的UART設計方法。采用自頂向下的設計路線，結合狀態(tài)機的描述形式，使用硬件描述語言設計UART的頂層模塊及各個子

電子設計自動化
2010-07-27

仿真 UART HDL VERILOG
verilog PS2鍵盤解碼程序

之前探討過PS/2鍵盤編解碼以及數(shù)據(jù)傳輸協(xié)議，這次自己動手實現(xiàn)了利用FPGA接收鍵盤編碼，然后通過串口傳輸?shù)絇C。做的比較簡單，只是通過FPGA把大寫字母A-Z轉換成相應的ASCII碼，只要字母按鍵被按下，就能在串口調試助

單片機
2010-06-20

解碼程序 PS2鍵盤 VERILOG BSP
好用的Verilog串口UART程序

========================================================================== //----------------------------------------------------- // Design Name : uart // File Name : uart.v // Function : S

數(shù)字電源
2010-06-18

INPUT 串口UART VERILOG BSP
好用的Verilog串口UART程序

好用的Verilog串口UART程序

嵌入式教程
2010-06-18

INPUT 串口UART VERILOG BSP
怎樣實現(xiàn)Verilog模擬PS2協(xié)議

PS2協(xié)議讀鍵盤值相當簡單嘛，比模擬SPI、I2C簡單多了...下面介紹一下具體過程.1.明確接線關系，只需接4根線，VCC要+5V，3.3我測試過不能用，時鐘和數(shù)據(jù)線要用bidir雙向口線，F(xiàn)PGA可以不用外接上拉電阻。另外，USB鍵盤

數(shù)字電源
2010-06-18

模擬 EDGE PS2協(xié)議 VERILOG
怎樣實現(xiàn)Verilog模擬PS2協(xié)議

怎樣實現(xiàn)Verilog模擬PS2協(xié)議

嵌入式教程
2010-06-18

模擬 EDGE PS2協(xié)議 VERILOG
基于Verilog的順序狀態(tài)邏輯FSM的設計與仿真

基于Verilog的順序狀態(tài)邏輯FSM的設計與仿真

嵌入式教程
2010-02-01

仿真電平 VERILOG語言 VERILOG
H.264／AVC中量化的Verilog實現(xiàn)

介紹了H.264的量化算法，并用Modelsim進行了仿真，結果與理論完全一致。分析了在FPGA開發(fā)板上的資源的消耗。由此可知，完全可以用FPGA實現(xiàn)H.264的量化。

模擬
2010-01-08

矩陣 AVC VERILOG BSP
基于Verilog HDL的DDS設計與仿真

直接數(shù)字頻率合成技術(Direct Digital Synthesize，DDS)是繼直接頻率合成技術和鎖相式頻率合成技術之后的第三代頻率合成技術。它采用全數(shù)字技術，并從相位角度出發(fā)進行頻率合成。隨著微電子技術和數(shù)字集成電路的飛速

電子設計自動化
2009-07-08

仿真 DDS HDL VERILOG
基于Verilog HDL的DDS設計與仿真

基于Verilog HDL的DDS設計與仿真

嵌入式軟件
2009-07-05

仿真 DDS HDL VERILOG
基于Verilog HDL數(shù)字電位器ADN2850的串口控制

　0 引言　　數(shù)字電位器是利用微電子技術制成的集成電路，它是依靠電阻陣列和多路模擬開關的組合完成阻值的變化。它沒有可動的滑臂，而通過按鈕輸入信號，或是通過數(shù)字輸入信號改變數(shù)字電位器的阻值。數(shù)字電位器由于

模擬
2009-06-30

數(shù)字電位器串口控制 HDL VERILOG
基于Verilog HDL數(shù)字電位器ADN2850的串口控制

摘要：數(shù)字電位器由于可調精度高，更穩(wěn)定，定位更準確，操作更方便，數(shù)據(jù)可長期保存和隨時刷新等優(yōu)點，在某些場合具有模擬電位器不可比擬的優(yōu)勢。論述對數(shù)字電位器ADN2850的一種方便的控制方法，通過計算機上的串口直

工業(yè)控制
2009-06-16

數(shù)字電位器串口控制 HDL VERILOG
基于Verilog計算精度可調的整數(shù)除法器的設計

0 引言除法器是電子技術領域的基礎模塊，在電子電路設計中得到廣泛應用。目前，實現(xiàn)除法器的方法有硬件實現(xiàn)和軟件實現(xiàn)兩種方法。硬件實現(xiàn)的方法主要是以硬件的消耗為代價，從而有實現(xiàn)速度快的特點。用硬件的方

電子設計自動化
2009-05-07

精度除法器 VERILOG BSP
基于Verilog的FPGA與USB 2．0高速接口設計

0 引言 USB(通用串行總線)是英特爾、微軟、IBM、康柏等公司1994年聯(lián)合制定的一種通用串行總線規(guī)范，它具有數(shù)據(jù)傳輸速度快，成本低，可靠性高，支持即插即用和熱插拔等優(yōu)點，迅速得到廣泛應用。在高速的數(shù)

電子設計自動化
2009-04-23

USB 接口設計 FPGA VERILOG
基于Verilog的FPGA與USB 2．0高速接口設計

0 引言 USB(通用串行總線)是英特爾、微軟、IBM、康柏等公司1994年聯(lián)合制定的一種通用串行總線規(guī)范，它具有數(shù)據(jù)傳輸速度快，成本低，可靠性高，支持即插即用和熱插拔等優(yōu)點，迅速得到廣泛應用。在高速的數(shù)

數(shù)字電源
2009-04-21

USB 接口設計 FPGA VERILOG
基于SystemC的系統(tǒng)級芯片設計方法研究

基于SystemC的系統(tǒng)級芯片設計方法研究

嵌入式教程
2008-05-20

芯片設計系統(tǒng)級 SYSTEMC VERILOG

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VERILOG

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FPGA控制DM9000A進行以太網數(shù)據(jù)收發(fā)的Verilog實現(xiàn)

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好用的Verilog串口UART程序

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