知友提問(wèn)：半導(dǎo)體廠商如何做芯片的出廠測(cè)試？

例如 Intel 的 i7，蘋果的 A6，這樣復(fù)雜的 IC 要測(cè)的功能恐怕很多。
我想得到的困難有：
1、BGA 這樣的封裝，應(yīng)該不能多次焊接吧，那又如何上電測(cè)試呢
2、那么多的功能，真的要寫(xiě)軟件一樣一樣測(cè)嗎？很費(fèi)時(shí)間吧？

我覺(jué)得這個(gè)問(wèn)題就是為我量身定制的！作為前Teradyne ATE工程師，現(xiàn)AMD DFT+數(shù)字IC設(shè)計(jì)工程師，以親身項(xiàng)目經(jīng)驗(yàn)，來(lái)談?wù)勥@個(gè)問(wèn)題。

先來(lái)說(shuō)一下完整的測(cè)試流程，再針對(duì)題主的兩個(gè)問(wèn)題回答一下。

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芯片測(cè)試概述

芯片測(cè)試分兩個(gè)階段，一個(gè)是CP（Chip Probing）測(cè)試，也就是晶圓（Wafer）測(cè)試。另外一個(gè)是FT（Final Test）測(cè)試，也就是把芯片封裝好再進(jìn)行的測(cè)試。

CP測(cè)試的目的就是在封裝前就把壞的芯片篩選出來(lái)，以節(jié)省封裝的成本。同時(shí)可以更直接的知道Wafer 的良率。CP測(cè)試可檢查fab廠制造的工藝水平?，F(xiàn)在對(duì)于一般的wafer成熟工藝，很多公司多把CP給省了，以減少CP測(cè)試成本。具體做不做CP測(cè)試，就是封裝成本和CP測(cè)試成本綜合考量的結(jié)果。

一片晶圓越靠近邊緣，die（一個(gè)小方格，也就是一個(gè)未封裝的芯片）出問(wèn)題的概率越大。

隨著芯片規(guī)模的越來(lái)越大，測(cè)試也更為復(fù)雜。ATE（Automatic Test Equipment）也就應(yīng)運(yùn)而生。目前ATE公司最大的是Teradyne和愛(ài)德萬(wàn)，NI目前也在做這一塊，并且很多小公司都在用NI的儀器。國(guó)內(nèi)的公司知名的有長(zhǎng)川科技。

ATE作為集成了眾多高精密的Instruments的設(shè)備，價(jià)格自然不菲。一臺(tái)泰瑞達(dá)的高端Ultra Flex可以買上海的幾套房！

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芯片測(cè)試流程

在測(cè)試之前，當(dāng)然要有ATE設(shè)備，CP測(cè)試需要Probe Card, FT測(cè)試需要Load board, Socckt等。來(lái)一張全家福吧。最下邊左一是Load Board(又叫DUT Board), 左二是Probe Card.

然后由芯片設(shè)計(jì)公司來(lái)提供Design Spec和Test Spec(datasheet)來(lái)制定Test Plan,開(kāi)發(fā)測(cè)試程序，建立測(cè)試項(xiàng)。

Test Plan示意圖：

一般測(cè)試通常包含以下測(cè)試項(xiàng)：

DC parameters Test

主要包含以下測(cè)試，Continuity測(cè)試(又稱open/short test)主要是檢查芯片的引腳以及和機(jī)臺(tái)的連接是否完好。其余的測(cè)試都是檢查DC電氣參數(shù)是否在一定的范圍內(nèi)。

Continuity Test

Leakage Test (IIL/IIH)

Power Supply Current Test (IDDQ)

Other Current/Voltage Test (IOZL/IOZH, IOS, VOL/IOL, VOH/IOH)

LDO，DCDC 電源測(cè)試。

以下這張圖就是open/short test原理示意圖，DUT（Device Under Test）的引腳都掛有上下兩個(gè)保護(hù)二極管，根據(jù)二極管單向?qū)ㄒ约敖刂岭妷旱奶匦?，?duì)其拉/灌電流，然后測(cè)試電壓，看起是否在設(shè)定的limit范圍內(nèi)。

整個(gè)過(guò)程是由ATE里的instruments PE(Pin Electronics)完成的。

Digital Functional Test

這部分的測(cè)試主要是跑測(cè)試向量（pattern），pattern則是設(shè)計(jì)公司的DFT工程師用ATPG（auto test pattern generation）工具生成的。

pattern測(cè)試基本就是加激勵(lì)，然后捕捉輸出，再和期望值進(jìn)行比較。

與Functional Test相對(duì)應(yīng)的的是Structure Test，包括Scan，Boundary Scan等，Pattern是根據(jù)芯片制造過(guò)程中產(chǎn)生的的defects和fault 模型來(lái)產(chǎn)生的，詳細(xì)介紹參見(jiàn)下文鏈接：https://zhuanlan.zhihu.com/p/161185302

應(yīng)用Structure Test能更好的提高覆蓋率。

當(dāng)然還有Build-in-Self-Test (BIST）主要是針對(duì)memory進(jìn)行的測(cè)試。

AC Parameters Test

主要是AC Timing Tests，包含Setup Time, Hold Time, Propagation Delay等時(shí)序的檢查。

ADC and DAC Test

主要是數(shù)模/模數(shù)混合測(cè)試，檢查信號(hào)經(jīng)過(guò)ADC/DAC后的信號(hào)是否符合期望，這個(gè)地方涉及到的信號(hào)知識(shí)比較多?？傮w來(lái)說(shuō)包含靜態(tài)測(cè)試和動(dòng)態(tài)測(cè)試。

Static Test – Histogram method (INL, DNL)

Dynamic Test – SNR, THD, SINAD

除了以上常規(guī)測(cè)試項(xiàng)，根據(jù)芯片的類型不同可能會(huì)進(jìn)行不同的測(cè)試，比如RF測(cè)試，SerDes高速測(cè)試。Efuse測(cè)試等。

一個(gè)基本的測(cè)試流程圖如下：

所有的測(cè)試項(xiàng)都是在ATE上執(zhí)行的，一般會(huì)執(zhí)行幾秒到幾十秒，因?yàn)锳TE是根據(jù)機(jī)時(shí)來(lái)付費(fèi)的（很少有海思，蘋果這種土豪公司一次買數(shù)十臺(tái)），所以縮短測(cè)試時(shí)間變得尤其重要！另外一般芯片在量產(chǎn)測(cè)試的時(shí)候，都是百萬(wàn)顆或者千萬(wàn)顆，每個(gè)芯片節(jié)省一秒，總體來(lái)說(shuō)縮短的時(shí)間還是很可觀的。

在測(cè)試執(zhí)行完成后，ATE會(huì)輸出一個(gè)Datalog，以顯示測(cè)試結(jié)果。對(duì)于測(cè)試pass或fail測(cè)試項(xiàng)的不同，也會(huì)對(duì)其進(jìn)行分類(Bin)，最后由Handler分揀。

datalog 示意圖：

以上就是芯片的測(cè)試完整流程。再放兩張芯片測(cè)試的封測(cè)廠/實(shí)驗(yàn)室的環(huán)境圖：

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至于題主的兩個(gè)問(wèn)題

1、BGA 這樣的封裝，應(yīng)該不能多次焊接吧，那又如何上電測(cè)試呢？

對(duì)于封裝好的芯片，通常測(cè)試是不需要進(jìn)行焊接的，它和ATE機(jī)臺(tái)的連接方式是通過(guò)socckt和Load board。

socckt也就是放芯片的底座，長(zhǎng)這樣：

不同大小，不同封裝類型的芯片，socckt也不同，有專門的做這個(gè)的廠商。

先把芯片放到socckt里，再把socckt放到load board上，load board再放在機(jī)臺(tái)上。有的load board很重，對(duì)很多女同志來(lái)說(shuō)搬起來(lái)是有些辛苦??！

一個(gè)load board上面支持放多個(gè)socckt，我們稱其為site。示意圖如下，共6個(gè)site，可以對(duì)6個(gè)芯片同時(shí)進(jìn)行測(cè)試：

2、那么多的功能，真的要寫(xiě)軟件一樣一樣測(cè)嗎？很費(fèi)時(shí)間吧

在這里先說(shuō)明一下，芯片的邏輯功能是有IC驗(yàn)證工程師來(lái)完成的，是在流片之前，并不依賴于測(cè)試。

而芯片測(cè)試?yán)锏膄unction test/structure test是跑pattern， 測(cè)試的是在制造過(guò)程中芯片是否有缺陷，從而影響功能/性能。

所以測(cè)試工程師所需要的關(guān)心的就是把pattern都跑通，如果跑不通可能會(huì)和DFT工程師一起進(jìn)行diagnosis。

測(cè)試工程在寫(xiě)測(cè)試項(xiàng)的時(shí)候，也不是要一行一行代碼去寫(xiě)，通常ATE機(jī)臺(tái)的嵌入式軟件都有提供測(cè)試項(xiàng)的Template, 只需要填寫(xiě)參數(shù)就好。另外針對(duì)一些大客戶的成熟測(cè)試項(xiàng)，也會(huì)開(kāi)發(fā)一些測(cè)試模板，留好必要的參數(shù)接口，這樣就很方便應(yīng)用到其他的芯片測(cè)試上。

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寫(xiě)在最后

一個(gè)完備的的芯片測(cè)試不是靠芯片測(cè)試工程師一個(gè)人完成的，而是需要設(shè)計(jì)工程師，DFT工程師的支持，以及由可靠的EDA工具，優(yōu)秀的硬件支撐等多方因素共同決定的。

芯片測(cè)試是極其重要的一環(huán)，有缺陷的芯片能發(fā)現(xiàn)的越早越好。在芯片領(lǐng)域有個(gè)十倍定律，從設(shè)計(jì)-->制造-->封裝測(cè)試-->系統(tǒng)級(jí)應(yīng)用，每晚發(fā)現(xiàn)一個(gè)環(huán)節(jié)，芯片公司付出的成本將增加十倍?。?！

所以測(cè)試是設(shè)計(jì)公司尤其注重的，如果把有功能缺陷的芯片賣給客戶，損失是極其慘重的，不僅是經(jīng)濟(jì)上的賠償，還有損信譽(yù)。因此芯片測(cè)試的成本也越來(lái)越高！

在 IC 行業(yè)，每一個(gè)環(huán)節(jié)都要十分小心，一次流片的費(fèi)用在數(shù)十萬(wàn)美金，一天的ATE機(jī)臺(tái)使用幾百美金。而一個(gè)芯片的利潤(rùn)可能只有幾美分。這也是IC行業(yè)投資周期長(zhǎng)，收益少的原因，基本前幾年都在虧錢。幸運(yùn)的是國(guó)家越來(lái)越重視芯片了，期待國(guó)內(nèi)IC發(fā)展能越來(lái)越好。