DC-DC 轉換器中的軟開關可減少能量損耗。SiC 晶體管可實現更高的開關頻率，因此磁性元件更小，從而減少熱量。

效率和功率密度都是電源轉換器設計中的重要因素。每個造成能量損失的因素都會產生熱量，而這些熱量需要通過昂貴且耗電的冷卻系統來去除。軟開關和碳化硅 (SiC) 技術的結合可以提高開關頻率，從而可以減小臨時存儲能量的無源元件的尺寸和數量，并平滑開關模式轉換器的輸出。SiC 還為產生更少熱量并利用更小散熱器的轉換器提供了基礎。

對于傳統的硅功率晶體管，電源轉換器設計從簡單的硬開關架構過渡到軟開關，可以提高效率和頻率。但是，我們可以利用 SiC 技術走得更遠。工藝技術的改變使軟開關的應用更加有效。

硬開關和軟開關之間的主要區(qū)別在于，軟開關可減少或消除功率晶體管開啟和關閉階段默認電壓和電流條件的損耗貢獻。圖 1顯示了這些不同階段對損耗的貢獻。

圖 1. ZVS 軟開關波形和半橋在開關的不同階段的能量損失的主要來源。

設計人員已采用零電壓開關 (ZVS) 技術與硅技術來消除開啟開關損耗。電源開關中其余的主要損耗是傳導損耗和關斷開關損耗。隨著開關頻率的增加，電壓和電流的同時擺動會導致相當大的損耗。從概念上講，軟開關可以調整電壓和電流時序擺動以減少或消除損耗。術語“軟開關”適用于設計人員可以用來限制損耗的多種技術。

零電壓開關 (ZVS) 是開啟階段使用最廣泛的軟開關形式，其核心原理很簡單：在電流自由流過晶體管通道之前降低漏極和源極之間的電壓。開啟前，輸出電容充電至與V DS相同的水平。輸出電容是漏極-源極電容與柵極和漏極之間電容的總和。要享受 ZVS 的好處，存儲的電荷必須放電到負載中，以避免在開啟期間漏極-源極電壓同時下降和漏極-源極電流上升造成的損耗。理想情況下，電流開始上升時晶體管通道兩端的電壓已經很低(接近于零)。

其他損失來源

盡管 ZVS 的廣泛使用解決了開關轉換器中最重要的損耗源，但還有其他損耗源需要設計人員仔細注意，以便充分利用更高頻率的操作。一些更傳統的設計中的應用暴露了這些低效率。領先的 AI 應用(例如大型語言模型)的需求導致對接近 IC 封裝熱極限運行的加速器的需求增加，數百瓦的功率被傳送到 PCB 上的每個設備。這導致為承載多核微處理器、圖形處理單元和專用 AI 加速器的高密度機架供電所需的電力急劇增加。

電力需求已達到這樣的程度：電源轉換器需要為機架式系統提供高達 8 kW 的電力。在此過程中，它們將從幾百伏特的交流或直流電源中獲取電能，并在高電流水平下將電壓降至 48 V，以分配給各個處理器組合體。這就要求電源轉換器兼具高效率和高密度。轉換器還需要承受 600 V 或更高電壓浪涌故障。由于 ZVS 軟開關將導通開關損耗降低到接近零，因此功率半導體的主要損耗變?yōu)?ZVS 軟開關應用中的傳導損耗。這將重點放在效率損失的下一個關鍵原因上：電流通過時晶體管通道中的電阻引起的傳導損耗。

低阻力

理想情況下，電源轉換器的導通電阻應盡可能低。工藝改進已幫助硅超結器件滿足這些需求。然而，設計人員現在可以利用寬帶隙技術(如碳化硅 (SiC))，從總線電壓在 400V 至 800V 范圍內的應用的較低電阻中獲益。

SiC 在高密度電源轉換器中的一大關鍵優(yōu)勢是，它能夠以非常低的 R dsA(單位面積導通電阻)支持高擊穿電壓，這對于在數據中心部署而言是一個關鍵優(yōu)勢，因為數據中心的配電電壓需要足夠高，以防止通過電源線造成過大的電阻損失。

SiC 器件并非完全相同。為了利用效率和功率密度的改進，人們很容易將硅超結 MOSFET 替換為最接近的 SiC 等效器件。基于 SiC 的設計提供了其他機會，值得將 MOSFET 結構替換為可大幅降低導通電阻的結構。結型場效應晶體管 (JFET) 結構具有關鍵優(yōu)勢。它具有概念上更簡單的結構，如圖 2右下角所示。因此，它提供了較低的總電阻，這得益于載流子不必從源極通過類似 MOSFET 的通道，然后進入連接到漏極的 n 型漂移區(qū)。這使得導通電阻更接近由擊穿電壓控制的理論極限。與 MOSFET 相比，這使得 JFET 能夠提供較高的擊穿電壓安全裕度，同時提供較低的單位面積導通電阻。

圖 2. 該圖比較了共源共柵電路中使用的 SiC MOSFET 和 SiC JFET 的橫截面。

JFET 在電源電路中不太常用的一個原因是，它是一種常開器件，需要負電壓才能完全關閉。共源共柵結構可實現更像 MOSFET(常閉)的控制。這使 SiC JFET 與低壓硅 MOSFET 串聯。通過在共源共柵配置中使用低壓 Si 器件(如圖 2 右上角所示)，設計人員可以最大限度地降低總工作電阻。平衡設計可使 MOSFET 對總導通電阻的貢獻不到 10%?？梢詫?MOSFET 和 JFET 集成在一個封裝中，以幫助集成和設計 - 這種器件類型是 SiC FET，不同于 SiC MOSFET。

通過使用低壓 Si MOSFET 將控制柵極與 JFET 分離，可以避免其他通常會降低基于 MOSFET 的設計性能的權衡。柵極控制的解耦使得可以優(yōu)化柵極電壓及其相關電荷，而不會犧牲 SiC 的性能。標準 SiC MOSFET 通常需要高柵極電壓。這通常需要接近 20 V 才能保證在整個工作溫度范圍內正常運行。與 JFET 耦合的共源共柵架構可以使用較低的柵極電壓(0 V 至 12 V)。這有助于減少柵極電荷，這是切換過程中產生的另一個潛在損耗源，尤其是對于輕負載下具有高開關頻率的軟開關應用。

在級聯配置中同時使用 JFET 和硅 MOSFET 可通過降低米勒電容(柵極至漏極電容，C gd)進一步提高效率。高電容會對 MOSFET 的開關速度產生不利影響。級聯配置帶來的改進可延續(xù)到密度方面，因為它們可使開關頻率高于傳統硅器件的實際頻率。

盡管 ZVS 避免了開啟損耗，但仍存在死區(qū)時間，在此期間沒有電力輸送。對于基于硅的設計，這個死區(qū)時間可能長達 300 納秒，它限制了最大可用開關頻率，因為它減少了每個周期可用于導通狀態(tài)的比例。在 500 kHz(2 μs 周期)的開關頻率下，開啟和關閉邊緣的 300 納秒死區(qū)時間占導通周期的 30%。與硅超結 MOSFET 相比，SiC JFET 的輸出電容降低了 10 倍，從而大大縮短了所需的死區(qū)時間并提高了頻率。

重要的是不要忽視關斷階段的損耗降低機會，這在改用 SiC 技術時可能更具優(yōu)勢。如果晶體管關斷時不使用附加電路，電流和漏源電壓將同時變化。這將導致類似于開通階段硬開關的損耗。然而，快速關斷不僅會降低關斷開關損耗，還會在器件漏源端子上引入高關斷電壓尖峰和振鈴。

有兩種常用方法來控制關斷漏極-源極電壓尖峰和振鈴。一種方法是使用高柵極電阻 ( R g ) 來減慢器件開關速度。另一種方法是使用低柵極電阻和漏極-源極 RC 緩沖器來抑制V DS尖峰和振鈴。一個常見的誤解是使用緩沖器效率非常低。對于通常采用 ZVS 開關技術的 LLC 諧振或相移全橋等拓撲，使用緩沖器比使用高柵極電阻更有效。

在 ZVS 軟開關應用中，添加的漏極至源極緩沖電容器不會產生任何導通損耗。漏極和源極之間的額外緩沖電容與低柵極電阻相結合，在關斷 d V /d t轉換期間在互補續(xù)流器件中提供更高的位移電流。這可以進一步減少關斷電流和電壓之間的重疊，與僅使用高柵極電阻相比，可大大降低關斷開關損耗。通過這種方法，我們可以控制V DS振鈴，而不會犧牲器件開關速度，而如果要使用高柵極電阻策略，則需要犧牲器件開關速度。圖 3顯示了如何使用緩沖器來減少振鈴。

圖 3. E1B 封裝 SiC 模塊的 VDS 800 V IDS 100 A 關斷波形顯示了使用緩沖電容器和不使用緩沖電容器之間的差異。

圖 4中，使用 800 V 總線電壓和 100 A 負載電流進行的雙脈沖測試表明，添加緩沖器可使 SiC MOSFET 模塊的損耗減少 52%。將基于 JFET 的器件與緩沖器結合使用，可將關斷開關損耗額外減少 74%。這使得開關速率可以提高三倍，并推動外部無源元件尺寸的減小。引用 50 kW 相移全橋 (PSFB) 的模擬，關斷開關損耗減少 74% 可使結溫降低 10%。最終，更好的熱性能可使散熱器和冷卻結構更小;兩者結合起來，可減少轉換器體積。

圖 4. E1B 封裝 SiC 模塊在 VDS 800 V、IDS 100 A 條件下的關斷開關損耗雙脈沖測試結果。圖表顯示了降低 Rg 和使用緩沖器來降低模塊能耗的效果。

盡管軟開關有許多復雜之處，但 SiC 技術提供了優(yōu)化其使用的機會。需要高效率和高密度的設計可以通過突破傳統 MOSFET 結構的限制來實現其目標。