在過去20年里,由于社交媒體和在線活動的推動,對高速數(shù)據(jù)傳輸?shù)男枨笤黾?導致使用了更復雜的集成電路,在高密度PCB上以更高的速度運行。電路板的高密度和高速信號在其上的結合,是不同元件互聯(lián)時進行干擾的良好來源。

在處理高速信號時,必須將組件之間的互聯(lián)視為傳輸線路,必須考慮線路終止,以避免阻抗不匹配和線路不連續(xù),從而導致信號反射、干擾和性能下降。本文旨在概述具有相似或不同I/O信號格式(LVPEL、LVDS、CML、HCSL、LP-HCSL)的設備之間不同的傳輸線路終止技術。適當?shù)木€路終止應保持阻抗匹配和適當?shù)钠?以提高性能和良好的噪聲抵抗,并提供正確的信號轉換,以避免I/O不兼容,這可能導致設備故障,最終的可靠性問題和--在最壞情況下--設備損壞。

直流耦合與交流耦合

當直流耦合驅動器到接收器時,信號的連續(xù)和開關組件將從驅動器輸出流到接收器輸入。而在交流耦合中,只有信號的開關組件將到達接收器,因為連續(xù)組件將被耦合電容堵塞。

直流耦合器的優(yōu)點是比交流耦合器的組件數(shù)少,耗電少.然而,對于直流耦合裝置,驅動器輸出和接收器輸入之間的兼容性并非總是得到保證的,在某些情況下,隨著耗電量的增加而增加了更多組件的價格。在許多情況下,直流耦合是完全不可能的,留下交流耦合作為唯一的解決方案。

交流耦合阻斷了驅動器輸出和接收器輸入之間的信號直流分量,從而消除了它們之間常見模式電壓不兼容的問題。接下來,接收器的輸入可能會在最佳水平上偏倚,而最佳水平提供了最好的性能,即:顫抖、責任周期扭曲和交叉。雖然交流耦合時鐘信號沒有問題,但交流耦合數(shù)據(jù)信號要求數(shù)據(jù)是DC平衡的(全部0和1的數(shù)字相同)。這將避免在沒有過渡的情況下(在相同位的長鏈中)和接收端的兩端發(fā)生信號衰減,從而減少噪聲邊緣。

驅動輸出/接收器輸入電壓水平

為了了解驅動器接收器的兼容性,讓我們看看 圖1 .在本例中,驅動器的輸出和接收器的輸入具有相同的通用模式電壓,驅動器的輸出信號水平在接收器的輸入信號水平范圍內(nèi)。

圖1 驅動器的輸出和接收器的輸入電壓水平具有相同的共同模式電壓,驅動器的輸出信號水平在接收器的輸入信號水平范圍之內(nèi)。

當使用相同I/O格式的接口設備時,尤其是當它們來自同一制造商時,情況就是如此。這是兩個器件之間直流耦合的最佳配置.這種完美的匹配并不總是提供,有時甚至是不同制造商相同I/O格式的接口設備需要在直流耦合時特別小心。當接收器輸入的共同模式電壓與驅動器輸出的共同模式之間的間隙大到足以使驅動器的信號超越接收器輸入范圍時。這導致直流耦合不兼容,交流耦合必須使用,以保持驅動器和接收器的最佳工作點。 圖2顯示在高速互聯(lián)、LVPEL、LVDS、CML和HCSL中常用格式的I/O操作級別。

圖2 在高速互聯(lián)、LVPEL、LVDS、CML和HCSL中常用格式的操作級別。

I/O結構

為了了解如何在不同的驅動器/接收器之間進行接口,讓我們概述最常見的邏輯學中的I/O結構,這些結構用于集成電路接口LVPEL、LVDS、CML、HCSL。

如圖所示 圖3 ,LVPEL輸出級由一個差動對驅動發(fā)射追隨者對組成。輸出應以50-VCC-2V終止,以在輸出量相當于14mA電流的情況下,建立一個共同的VCC-1.3V的電壓。輸出也可以終止與色芬網(wǎng)絡(130至VCC/82至GND)或僅僅100至200至GND電阻。PECL輸入階段包括一個開關微分對,有時集成一個高阻抗偏置電阻網(wǎng)絡。

圖3 (a)PECL輸出階段由差動對驅動發(fā)射器追隨者對和(b)PECL輸入階段由開關差動對組成,該差動對有時集成了一個高阻抗偏置電阻網(wǎng)絡。

LVDS輸出由一個流模驅動器組成,該驅動器通過一個交換網(wǎng)絡輸出到差速器( 圖4 )。輸出通常連接到一個100電子分的傳輸線路,這需要一個100電子分的終止在接收端,以匹配傳輸線路并創(chuàng)建350MV擺動。LVDS的標準通用模式是1.2V,不考慮VCC。LVDS輸入階段由一個開關差速器對組成,不管是否有集成的100分電阻來終止驅動輸出。

圖4 (a)LVDS輸出包括一個通過交換網(wǎng)絡向差速器輸出輸出提供3.5MA的流模驅動器,和(b)LVDS輸入階段,該階段包括一個帶或不帶一個集成的Ol100電阻器的開關差速器來終止驅動器輸出。

CML輸出級由一對具有16mA開關電流和對VCC( 圖5 )。這就產(chǎn)生了400MV的擺動(從VCC到VCC-400MV)和一個通用的VCC-200MV模式電壓。CML輸入結構由共同發(fā)射器對驅動一個有或沒有集成50經(jīng)濟英里終止的微分對在輸入到VCC。如果不集成,則必須在印刷電路板上安裝50分。

圖5 (a)CML輸出級由具有16MA開關電流和對VCC的50分集電阻的一對共混發(fā)射晶體管和一個(b)CML輸入級由驅動差動對的普通發(fā)射對組成。

Hcsl輸出( 圖6 )由一個與開放源代碼的差速器對組成,該差速器在真實輸出和互補輸出之間控制15馬恒流。該電路需要一個外部的50分終止到地面,以創(chuàng)造750MV擺動和一個串聯(lián)電阻器,以增加驅動器的輸出阻抗(約17分)到輸電線路特性阻抗(50分)。Hcsl輸入是一個微分對,可以接受700MV的每一個輸入,并有標準的共同模式電壓約350MV。最后,LP-Hcsl輸出級由從750MV電壓源驅動的推拉電壓驅動級組成。不需要像在HCSL中所需要的地面終止。該串聯(lián)電阻器可以集成在芯片內(nèi),以最小化外部組件計數(shù)。

圖6 (a)hcsl輸出包括一個開放源的微分對,(b)hcsl輸入微分對,和(c)lp-hcsl輸出,一個推拉電壓驅動級從750MV電壓源驅動。