在現(xiàn)代電子系統(tǒng)中，對于電源穩(wěn)定性和低噪聲的要求日益嚴苛。低壓差穩(wěn)壓器(LDO)作為一種關鍵的電源管理器件，廣泛應用于為高速時鐘、模數(shù)轉換器(ADC)、數(shù)模轉換器(DAC)、壓控振蕩器(VCO)和鎖相環(huán)(PLL)等對電源噪聲極為敏感的電路供電。噪聲問題對于高性能模擬電路的設計人員而言，是一個至關重要的挑戰(zhàn)，因為即使是微小的噪聲也可能干擾這些精密電路的正常工作，導致系統(tǒng)性能下降。因此，降低 LDO 的輸出噪聲成為提升整個電子系統(tǒng)性能的關鍵環(huán)節(jié)之一。

LDO 的工作原理與噪聲源分析

LDO 的基本工作原理是通過調整內部晶體管的導通程度，使得輸出電壓保持穩(wěn)定。其輸出電壓VOUT等于基準電壓VR與誤差放大器直流閉環(huán)增益的乘積，即VOUT=VR×(1+R1/R2)，其中(1+R1/R2)代表誤差放大器的直流閉環(huán)增益 。在這一過程中，LDO 的主要噪聲源來自內部基準電壓和誤差放大器。

當今先進的 LDO 器件為了實現(xiàn)低功耗，內部偏置電流往往被設計得極低，通常在幾百 nA 甚至更低，靜態(tài)電流可低至 15 μA 。然而，這種小電流設計卻帶來了新的問題，即需要使用高達 1 GΩ 的偏置電阻，這使得誤差放大器和基準電壓電路相較于分立式部署變得更為嘈雜。并且，典型的 LDO 采用電阻分壓器來設置輸出電壓，這導致噪聲增益等于交流閉環(huán)增益，最終結果與直流閉環(huán)增益相同。如此一來，誤差放大器噪聲VN和基準電壓噪聲VRN會被放大相同的倍數(shù)，致使輸出噪聲隨著設定的輸出電壓增加而成比例上升 。雖然這種輸出噪聲的增加幅度相對較小，一般比參考電壓高但小于 2 倍 ， 然而在對噪聲極為敏感的應用場景中，即使是這種適度的增加也是無法接受的。

降低 LDO 噪聲的常用方法

目前，降低 LDO 噪聲主要有兩種常見方法。其一為過濾基準電壓，許多號稱超低噪聲的 LDO 都依賴外部降噪電容來實現(xiàn)這一目的，通常在應用示意圖中該電容表示為CBYP。然而，這種方法存在一定的局限性，因為誤差放大器噪聲以及任何未被完全過濾掉的殘余基準電壓噪聲，依然會被閉環(huán)增益放大，最終導致輸出噪聲與輸出電壓成比例關系，即輸出電壓越高，噪聲越大。

另一種方法是降低誤差放大器的噪聲增益，這樣可以有效避免 LDO 的輸出噪聲隨著輸出電壓的上升而大幅增加。對于固定輸出的 LDO 而言，由于無法便捷地接入反饋節(jié)點，所以很難實現(xiàn)降低輸出噪聲的目標。但幸運的是，在可調節(jié)輸出 LDO 中，反饋節(jié)點很容易獲取，這為通過降低誤差放大器噪聲增益來降噪提供了可能性。

降噪網絡的設計與工作機制

網絡構成

由R3和C1構成的簡單 RC 網絡，能夠有效地降低誤差放大器的交流增益，從而實現(xiàn)降低可調節(jié)輸出低壓差穩(wěn)壓器輸出噪聲的功能。

參數(shù)選擇原則

在選擇R3的阻值時，需要特別考慮 LDO 的穩(wěn)定性。對于具有低相位裕量或者在非單位增益穩(wěn)定的 LDO，通常將R3的值設定為使放大器的高頻增益接近 1.1 左右。這是因為如果高頻增益過大，可能會導致 LDO 在工作過程中出現(xiàn)不穩(wěn)定的情況;而如果高頻增益過小，則無法充分發(fā)揮降噪網絡的作用。

在選擇C1時，主要目標是降低 1/f 區(qū)的噪聲。為了達到這一目的，通常將由C1與其他相關電阻(如R1)構成的低頻零點設置在 10 Hz 以下。因為在低頻段，1/f 噪聲占據主導地位，將零點設置在此頻率以下，可以有效地衰減這部分噪聲，從而提升整個降噪網絡的性能。

工作機制分析

當采用了上述降噪網絡后，在 LDO 的大部分帶寬范圍內，交流增益能夠接近單位增益。這意味著基準電壓噪聲和誤差放大器噪聲被放大的程度顯著降低。因為噪聲增益與交流閉環(huán)增益密切相關，當交流增益接近單位增益時，噪聲增益也隨之降低，進而使得輸出噪聲得到有效抑制。

降噪網絡性能的實驗驗證

噪聲性能改善驗證

通過實驗對比使用和不使用降噪網絡時，LDO 在特定輸出電壓下的噪聲譜密度，可以清晰地看到降噪網絡的顯著效果。例如，在 4 V 電壓下進行測試，在 20 Hz 至 2 kHz 的頻率范圍內，采用降噪網絡的 LDO 噪聲性能得到了極大的改善 。在由R1和C1組成的零點頻率之上，采用降噪網絡的噪聲特性與單位增益時基本相同 。當頻率超過 20 kHz 后，噪聲譜密度曲線逐漸融合，這是因為在該頻率段，誤差放大器的閉環(huán)增益與開環(huán)增益相交，導致無法進一步降低噪聲增益。

電源抑制比(PSRR)改善驗證

電源抑制比(PSRR)用于衡量電路抑制電源輸入端出現(xiàn)的外來信號(包括噪聲和紋波)的能力，以確保這些干擾信號不會對電路輸出造成破壞。其定義為PSRR=VEIN/VEOUT，也可以用 dB 表示為PSR=20×log(VEIN/VEOUT)，其中VEIN和VEOUT分別為出現(xiàn)在輸入端和輸出端的外來信號 。

實驗結果表明，使用降噪網絡能夠顯著改善 LDO 在低頻段的 PSRR。在圖 2 所示的電路結構中，R1、R3和C1共同形成了一個超前 - 滯后網絡。該網絡的零點大致位于1/(R1×C1)處，極點大致位于1/(R3×C1)處 。這個超前 - 滯后網絡在補償環(huán)路中發(fā)揮正饋功能，從而有效地提升了 PSRR。對于低于閉環(huán)增益和開環(huán)增益融合頻率的信號，PSRR 的改善量以 dB 表示，約為20×log(1+R1/R3)。

當輸出電壓為 9 V 時，若R1=64kΩ、R2=10kΩ、R3=1kΩ、C1=1μF，由R1和C1在大約 2.5 Hz 時建立的零點，能夠有效證明在 10 Hz 以上的頻率范圍內 PSRR 得到了明顯改善 。在 100 Hz 至 1 kHz 的頻率區(qū)間內，總 PSRR 增加約 17 dB 。這種改善效果一直持續(xù)到大約 20 kHz 處才開始下降，因為在該頻率點，開環(huán)增益和閉環(huán)增益相互融合，導致 PSRR 提升效果減弱。

負載瞬態(tài)響應改善驗證

降噪網絡對 LDO 的負載瞬態(tài)響應也具有積極的改善作用。同樣是R1、R3和C1在補償環(huán)路中執(zhí)行前饋功能，使得負載瞬態(tài)的高頻分量能夠未經衰減地被誤差放大器檢測到。這樣一來，誤差放大器就能夠快速響應負載瞬態(tài)變化，顯著提升 LDO 的負載瞬態(tài)響應速度。實驗數(shù)據表明，使用降噪網絡后，LDO 能夠在 50 μs 內對負載瞬態(tài)做出響應，而在不使用降噪網絡的情況下，這一響應時間則長達 500 μs 。

對啟動時間的影響

雖然降噪網絡在降低噪聲、改善電源抑制比和負載瞬態(tài)響應方面表現(xiàn)出色，但它也存在一個明顯的缺點，即會顯著增加 LDO 的啟動時間。在正常情況下，LDO 的啟動時間約為 600 μs 。當加入降噪網絡且C1=10nF時，啟動時間會延長至 6 ms ;若C1=1μF，啟動時間更是會大幅增加至 600 ms 。不過，對于那些電路完全上電后不再頻繁開關 LDO 的應用場景而言，啟動時間的增加通常不會對系統(tǒng)的正常運行造成實質性影響。

適用范圍與局限性

適用的 LDO 類型

像 ADP125、ADP171、ADP1741、ADP1753、ADP1755、ADP7102、ADP7104 和 ADP7105 等 LDO，均具有適合采用降噪網絡的通用架構。這些 LDO 在工作過程中，基準電壓噪聲和誤差放大器噪聲都會被直流閉環(huán)增益放大，導致輸出噪聲與輸出電壓成比例關系。在這類 LDO 中應用降噪網絡，能夠極大地改善其噪聲性能以及其他相關性能指標。

局限性分析

并非所有的 LDO 都能從這種降噪網絡中受益。例如較新的超低噪聲 LDO，如 ADM7151，由于其架構采用單位增益 LDO 誤差放大器，使得基準電壓等于輸出電壓，并且內部基準電壓濾波器極點低于 1 Hz ，能夠極大地過濾基準電壓，幾乎消除了全部基準電壓噪聲的影響。因此，這類 LDO 就無法通過上述降噪網絡來進一步降低噪聲。

結論

通過添加一個簡單的 RC 降噪網絡，可調節(jié)輸出 LDO 在噪聲、電源抑制和瞬態(tài)性能等方面能夠得到顯著的改善。這一技術為高速時鐘、模數(shù)轉換器、數(shù)模轉換器、壓控振蕩器和鎖相環(huán)等噪聲敏感型應用提供了極大的優(yōu)勢，有效地提升了整個電子系統(tǒng)的性能和穩(wěn)定性。然而，在應用該降噪網絡時，需要充分考慮其對啟動時間的影響，以及不同 LDO 架構的適用性。對于那些對啟動時間要求不高且符合適用架構的 LDO 應用場景，這種降噪網絡無疑是一種簡單而有效的解決方案，為電源管理系統(tǒng)的優(yōu)化設計提供了重要的技術手段。隨著電子技術的不斷發(fā)展，對于電源噪聲抑制的需求也將持續(xù)增長，未來有望在此基礎上進一步探索和發(fā)展更為高效、通用的降噪技術，以滿足日益復雜和精密的電子系統(tǒng)的需求。