01

Output 接口類型和約束

FPGA 做 Output 的接口時序同樣也可以分為系統(tǒng)同步與源同步。在設 置 XDC 約束時，總體思路與 Input 類似，只是換成要考慮下游器件的時序 模型。另外，在源同步接口中，定義接口約束之前，需要用 create_generated_clock 先定義送出的隨路時鐘。

系統(tǒng)同步接口

與 Input 的系統(tǒng)同步接口一樣，F(xiàn)PGA 做 Output 接口的系統(tǒng)同步設 計，芯片間只傳遞數(shù)據(jù)信號，時鐘信號的同步完全依靠板級設計來對齊。所以設置約束時候要考慮的僅僅是下游器件的 Tsu/Th 和數(shù)據(jù)在板級的延 時。

上圖是一個 SDR 上升沿采樣系統(tǒng)同步接口的 Output 約束示例。其 中，-max 后的數(shù)值是板級延時的最大值與下游器件的 Tsu 相加而得出， -min 后的數(shù)值則是板級延時的最小值減去下游器件的 Th 而來。

源同步接口

與源同步接口的 Input 約束設置類似，F(xiàn)PGA 做源同步接口的 Output 也有兩種方法可以設置約束。

方法一我們稱作 Setup/Hold Based Method，與上述系統(tǒng)同步接口的設置思路基本一致，僅需要了解下游 器件用來鎖存數(shù)據(jù)的觸發(fā)器的 Tsu 與 Th 值與系統(tǒng)板級的延時便可以設置。

方法二稱作 Skew Based Method， 此時需要了解 FPGA 送出的數(shù)據(jù)相對于時鐘沿的關系，根據(jù) Skew 的大小和時鐘頻率來計算如何設置 Output 約束。具體約束時可以根據(jù)不同的已知條件，選用不同的約束方式。一般而言，F(xiàn)PGA 作為輸出接口時，數(shù)據(jù)相 對時鐘的 Skew 關系是已知條件（或者說，把同步數(shù)據(jù)相對于時鐘沿的 Skew 限定在一定范圍內(nèi)是設計源同步 接口的目標），所以方法二更常見。

Vivado® IDE 的 Language Templates 中關于源同步輸出接口的 XDC 約束模板包含了以上兩種方式的設 置方法。

方法一 Setup/Hold Based Method

Setup/Hold Based Method 的計算公式如下，可以看出其跟系統(tǒng)同步輸出接口的設置方法完全一樣。如果 換成 DDR 方式，則可參考上一篇 I/O 約束方法中關于 Input 源同步 DDR 接口的約束，用 兩個可選項 -clock_fall 與 -add_delay 來添加針對時鐘下降沿的約束值。

如果板級延時的最小值（在源同步接口中，因為時鐘與信號同步傳遞，所以板級延時常常可以視作為 0） 小于接收端寄存器的 Th，這樣計算出的結果就會在 -min 后出現(xiàn)負數(shù)值，很多時候會讓人誤以為設置錯誤。其 實這里的負數(shù)并不表示負的延遲，而代表最小的延遲情況下，數(shù)據(jù)是在時鐘采樣沿之后才有效。同樣的，-max 后的正數(shù)，表示最大的延遲情況下，數(shù)據(jù)是在時鐘采樣沿之前就有效了。

這便是接口約束中最容易混淆的地方，請一定牢記 set_output_delay 中 -max/-min 的定義，即時鐘采樣沿 到達之前最大與最小的數(shù)據(jù)有效窗口。

如果我們在紙上畫一下接收端的波形圖，就會很容易理解：用于 setup 分析的 -max 之后跟著正數(shù)，表示 數(shù)據(jù)在時鐘采樣沿之前就到達，而用于 hold 分析的 -min 之后跟著負數(shù)，表示數(shù)據(jù)在時鐘采樣沿之后還保持了 一段時間。只有這樣才能滿足接收端用于鎖存接口數(shù)據(jù)的觸發(fā)器的 Tsu 和 Th 要求。

方法二 Skew Based Method

為了把同步數(shù)據(jù)相對于時鐘沿的 Skew 限定在一定范圍內(nèi)，我們可以基于 Skew 的大小來設置源同步輸出 接口的約束。此時可以不考慮下游采樣器件的 Tsu 與 Th 值 。

02

DDR 接口的約束設置

DDR 接口的約束稍許復雜，需要將上升沿和下降沿分別考慮和約束，以下以源同步接口為例，分別就 Setup/Hold Based 方法和 Skew Based 方法舉例。

方法一 Setup/Hold Based Method

對于單根跨時鐘域路徑，一般采用簡單同步器（Simple Synchronizer），就是由至少兩級CE端和Reset/Clear端接死的寄存器序列來處理。

已知條件如下：

時鐘信號 src_sync_ddr_clk 的頻率：100 MHz

隨路送出的時鐘 src_sync_ddr_clk_out 的頻率：100 MHz

數(shù)據(jù)總線：src_sync_ddr_dout[3:0] ；

接收端的上升沿建立時間要求 ( tsu_r )         ：0.7 ns；

接收端的上升沿保持時間要求 (thd_r )         ：0.3 ns；

接收端的下降沿建立時間要求 (tsu_f)         ：0.6 ns；

接收端的下降沿保持時間要求 (thd_f )         ：0.4 ns；

板級走線延時：0 ns。

可以這樣計算輸出接口約束：已知條件包含接收端上升沿和下降沿的建立與保持時間要求，所以可以分別 獨立計算。上升沿采樣數(shù)據(jù)的 -max 是板級延時的最大值加上接收端的上升沿建立時間要求（tsu_r），對應的 -min 就應該是板級延時的最小值減去接收端的上升沿保持時間要求（thd_r）；下降沿采樣數(shù)據(jù)的 -max 是板級 延時的最大值加上接收端的下降沿建立時間要求（tsu_f），對應的-min 就應該是板級延時的最小值減去接收端 的下降沿保持時間要求（thd_f）。所以最終寫入 XDC 的 Output 約束應該如下所示：

方法二 Skew Based Method

已知條件如下：

時鐘信號 src_sync_ddr_clk 的頻率：100 MHz

隨路送出的時鐘 src_sync_ddr_clk_out 的頻率：100 MHz

數(shù)據(jù)總線：src_sync_ddr_dout[3:0] ；

上升沿之前的數(shù)據(jù) skew ( bre_skew ) ：0.4 ns；

上升沿之后的數(shù)據(jù) skew ( are_skew ) ：0.6 ns；

下降沿之前的數(shù)據(jù) skew ( bfe_skew ) ：0.7 ns；

下降沿之后的數(shù)據(jù) skew ( afe_skew ) ：0.2 ns。

可以這樣計算輸出接口約束：時鐘的周期是 10ns，因為是 DDR 方式，所以數(shù)據(jù)實際的采樣周期是時鐘周 期的一半；上升沿采樣的數(shù)據(jù)的 -max 應該是采樣周期減去這個數(shù)據(jù)的發(fā)送沿（下降沿）之后的數(shù)據(jù) skew 即 afe_skew，而對應的-min 就應該是上升沿之前的數(shù)據(jù) skew 值 bre_skew ；同理，下降沿采樣數(shù)據(jù)的 -max  應該是采樣周期減去這個數(shù)據(jù)的發(fā)送沿（上升沿）之后的數(shù)據(jù) skew 值 are_skew，而對應的-min 就應該是下 降沿之前的數(shù)據(jù) skew 值 bfe_skew 。

所以最終寫入 XDC 的 Output 約束應該如下所示：

所以建議的做法是不設 set_clock_groups約束，轉而采用 set_max_delay來約束這些跨時鐘域 路徑。以寫入側舉例，一個基本的原則就是約束從cell1到cell2的路徑之間的延時等于或略小于cell2 的驅動時鐘一個周期的值。讀出側的約束同理。

對以上兩種方法稍作總結，就會發(fā)現(xiàn)在設置 DDR 源同步輸出接口時，送出的數(shù)據(jù)是中心對齊的情況下， 用 Setup/Hold Based 方法來寫約束比較容易，而如果是邊沿對齊的情況，則推薦使用 Skew Based 方法來寫 約束。

02

在 Vivado 中設置接口約束

FPGA 的接口約束種類多變，遠非一篇短文可以完全覆蓋。在具體設計中，建議用戶參照 Vivado IDE 的 Language Templates 。其中關于接口約束的例子有很多，而且也是按照本文所述的各種分類方法分別列出。

具體使用時，可以在列表中找到對應的接口類型，按照模板所示調(diào)整成自己設計中的數(shù)據(jù)，然后可以方便 地計算出實際的約束值，并應用到 FPGA 工程中去。

自 2014.1 版開始，Vivado 還提供一個 Constraints Wizard 可供用戶使用。只需打開綜合后的設計，然后 啟動 Wizard，工具便可以根據(jù)讀到的網(wǎng)表和設計中已有的 XDC 時序約束（也可以任何約束都不加而開始用 Wizard）一步步指引用戶如何添加 Timing 約束，包括時鐘、I/O 以及時序例外約束等等。

Constraints Wizard 的調(diào)出方法和界面如下圖所示。

02

UCF 與 XDC 的區(qū)別

《XDC 約束技巧》開篇描述 XDC 基礎語法時候曾經(jīng)提到過設置接口約束時 UCF 與 XDC 的區(qū)別，簡單來 講，UCF 是原生的 FPGA 約束，所以分析問題的視角是 FPGA 本身，而 XDC 則是從系統(tǒng)設計的全局角度來分 析和設置接口約束。

以最基礎的 SDR 系統(tǒng)同步接口來舉例。輸入側的設置，UCF 用的是 OFFSET = IN，而 XDC 則是 set_input_delay 。

如果需要從舊設計的 UCF 約束轉到 XDC 約束，可以參考上述例子。以一個采樣周期來看，UCF 中與 XDC 中設置的接口約束值加起來正好等于一個周期的值。

小結

這一系列《XDC 約束技巧》的文章至此暫時告一段落。其實讀懂了這幾篇涵蓋了時鐘、CDC 以及接口約 束的短文，基本上已經(jīng)足夠應對絕大多數(shù)的 FPGA 設計約束問題。當然在這么短小的篇幅內(nèi)，很多問題都無法 更加深入地展開，所以也提醒讀者，需要關注文中推薦的各類 Xilinx 官方文檔，以及 Vivado 本身自帶的幫助 功能與模板。

希望各位能從本文中吸取經(jīng)驗，少走彎路，盡快地成為 Vivado 和 XDC 的資深用戶，也希望本文能真正為 您的設計添磚加瓦，達到事半功倍的效果。