根據(jù)最新JESD204B標準構建的轉換器非常適合新型高速FPGA。在采用這些器件進行設計時，應考慮I/O注意事項。

隨著數(shù)據(jù)轉換器架構和FPGA不斷采用更高級更小型化幾何體，系統(tǒng)設計人員面臨著新的數(shù)據(jù)接口挑戰(zhàn)。更小工藝幾何體支持更高帶寬轉換器在不斷提高的分辨率及速度下運行，其可實現(xiàn)更高的數(shù)據(jù)吞吐量。而且，它們還可提供更高的串行/解串（串行解串器）速率，以適應在以前較大幾何體上無法實現(xiàn)的帶寬占用。更小的工藝幾何體也可實現(xiàn)將更多的數(shù)據(jù)轉換器集成在單個器件中。這些數(shù)據(jù)轉換器的接口解決方案不僅需要支持高數(shù)據(jù)速率，而且還必須與復雜FPGA器件兼容，并保證I/O數(shù)。

JESD204B接口是一個串行解串器鏈路規(guī)范，允許12.5Gbps的最大數(shù)據(jù)速率傳輸。使用高級工藝（例如65nm或更?。┑霓D換器支持該最大數(shù)據(jù)速率，還可提高電源效率。系統(tǒng)設計人員可充分利用該技術相對于低壓差分信號（LVDS）DDR的優(yōu)點。

幾個開放市場FPGA可為串行收發(fā)器提供12.5Gbps乃至更高的數(shù)據(jù)速率，其中包括賽靈思Virtex-7與Kintex-7系列。盡管FPGA具備這種功能有一定時間了，但轉換器現(xiàn)在才能達到這種性能。該技術可允許多個轉換器的同步，比如常用的轉換器內部多個通道同步，能夠在單個FPGA器件中實現(xiàn)。

為不同應用提供不同選擇

對于數(shù)據(jù)轉換器的高速串行傳輸，不同的應用有不同的選擇。十多年來，數(shù)據(jù)轉換器制造商一直選擇LVDS作為主要差分信號技術。盡管有些LVDS應用可使用更高的數(shù)據(jù)速率，但目前該市場上的轉換器廠商可提供的最大LVDS數(shù)據(jù)速率仍然為0.8至1 Gbps.LVDS技術一直難以滿足轉換器的帶寬要求。LVDS受TIA/EIA 644A規(guī)范控制，這是一項LVDS核心制造商的行業(yè)標準。該規(guī)范可作為設計人員的最佳實踐指南，提高不同廠商的LVDS發(fā)送器及接收器兼容性。同樣，沒有完全遵守LVDS規(guī)范的設計人員構建的產(chǎn)品將不符合規(guī)范，并會因兼容性問題在市場上遇到更大的挑戰(zhàn)。

像LVDS一樣，JESD204B歸屬Jedec標準組織，其可針對不同制造商之間的互操作性提供電氣及物理需求指導。JESD204B的最大數(shù)據(jù)速率定義為12.5 Gbps，可實現(xiàn)比實際LVDS吞吐量高出10倍以上的優(yōu)勢。該性能不僅可為數(shù)據(jù)轉換器系統(tǒng)降低I/O需求及封裝尺寸，而且還可通過降低靜態(tài)功耗顯著節(jié)省系統(tǒng)成本。

JESD204B規(guī)范支持AC耦合，可實現(xiàn)與使用不同供電級的不同技術節(jié)點的兼容。例如，28nm及更小的FPGA處理節(jié)點是典型的前沿制造工藝技術。轉換器晶體管節(jié)點由于需要自定義模擬設計，一般會落后于業(yè)界最佳FPGA幾代。相反，LVDS通常采用DC耦合策略，其會提高轉換器與更低功耗電源FPGA的連接難度。共模電壓的不匹配度越大，靜態(tài)電流消耗就越高，不會受數(shù)據(jù)速率影響。為此，JESD204B現(xiàn)已成為高分辨率及高速數(shù)據(jù)轉換器制造商極具誘惑力的差分信號技術。除了電氣規(guī)范以外，JESD204B還具有針對三種物理層的相關眼圖性能要求。性能指標包括定義的眼圖和總體抖動預算。光互聯(lián)網(wǎng)絡論壇（OIF）具有成熟的物理層（PHY）規(guī)范和眼圖標準，JESD204B接口可利用其實現(xiàn)相同的串行數(shù)據(jù)速率。JESD204B鏈路可使用OIF低電壓11 Gbit短距離規(guī)范（LV-OIF-11G-SR）允許的總體抖動最大值，即單位間隔（UI）的30%.圖1是12.5 Gbps下原始JESD204B眼圖及模板的示圖。模板可在水平軸及垂直軸上提供確定的裕量總數(shù)。值得注意的是，12.5Gbps眼圖符合LV-OIF-11G-SR規(guī)范，該規(guī)范建立在11.1 Gbps的速度基礎之上，比其他的12.5 Gbps數(shù)據(jù)速率下的規(guī)范要求更嚴格。

圖1 12.5Gbps JESD204B眼圖與LV-OIF-11G-SR發(fā)送眼圖模板

三種PHY模式

JESD204B支持針對串行數(shù)據(jù)傳輸?shù)娜NPHY模式，其由LV-OIF規(guī)范定義并根據(jù)最大JESD204B通道速率分類。定義三種物理層的速率為3.125Gbps、6.375Gbps以及12.5 Gbps，如下所示：

。基于LV-OIF-SxI5的運行：312.5 Mbps至3.125 Gbps；

?；贚V-OIF-6G-SR的運行：312.5 Mbps至6.375 Gbps；

。基于LV-OIF-11G-SR的運行：312.5 Mbps至12.5 Gbps.

每個類別的最大及最小電氣規(guī)范略有不同，以適應因所支持的廣泛數(shù)據(jù)速率而導致的必要差別。圖2是LV-OIF-11G-SR物理層變量的電氣規(guī)范參數(shù)，其可用于12.5 Gbps的最大JESD204B數(shù)據(jù)速率。

圖2 LV-OIF-11G-SR JESD204B、12.5-Gbps發(fā)送器的電氣規(guī)范，可看出鏈路上共模電壓終端的高度靈活性

該規(guī)范的一個優(yōu)勢是：與DC耦合使用案例相比，其可在鏈路上支持更寬泛的共模電壓。這可降低有關JESD204B發(fā)送器及接收器（它們可能來自不同的廠商）的系統(tǒng)設計要求，因為它可根據(jù)需要提供電平移動。AC耦合數(shù)據(jù)通道的第二個優(yōu)勢是：可在發(fā)送器和接收器之間對共模噪聲進行去耦，從而有助于緩解系統(tǒng)設計人員關于信號質量的顧慮。DC耦合更容易受到耦合在數(shù)據(jù)線路中的共模噪聲影響。AC耦合的第三個優(yōu)勢是：其可降低來自多個廠商的不同發(fā)送器（Vtt）及接收器最終電壓需求，從而可使接收器工作在其最佳共模電壓下。這有助于JESD204B發(fā)送器與接收器在需要高度的電源電壓靈活性的系統(tǒng)設計中以不同的最終電壓運行。

此外，JESD204B接口還可針對單個鏈路上的多個轉換器進行數(shù)據(jù)分區(qū)。隨著鏈路速率提升至12.5 Gbps，更多的轉換器可部署在相同的鏈路（對應不同變量的數(shù)據(jù)，請參見圖3）上。這特別適合在單個封裝中提供2個、4個、8個以及16個轉換器的器件，同時這也是與LVDS接口相比的一大獨特優(yōu)勢。LVDS可作為一個I/O結構，將一個單通道轉換器做為終點/起點進行直接輸入輸出，但是不能明確定義一個方法來整合整個I/O中多個轉換器的數(shù)據(jù)。有了JESD204B，就有了實現(xiàn)從多個轉換器在相同的pin上串行發(fā)送綜合數(shù)據(jù)的明確規(guī)范。每塊器件數(shù)據(jù)的來源甚至不需要是真實的固定硬件轉換器。它可來自一個“虛擬轉換器”濾波器，該濾波器作為真實轉換器的數(shù)字處理的一部分，輸出一分為二，包括實數(shù)路徑和復數(shù)路徑。針對90度相移的IQ通信系統(tǒng)就可充分利用虛擬轉換器的特性。

圖3具有不同采樣速率及通道數(shù)的轉換器對比可顯示出I/O數(shù)的差別。與工作速率為1Gbps的LVDS相比，工作速率為12.5Gbps的JESD204B接口只需其引腳數(shù)的1/10

JESD204B所提供的明確規(guī)范既支持從相同pin腳上串行發(fā)送多個轉換器綜合數(shù)據(jù)。

系統(tǒng)的最佳轉換器

更高速轉換器的帶寬需求正在推動設計向更高級CMOS工藝節(jié)點發(fā)展，以降低功耗，提高性能。這種趨勢將為其帶來新的接口挑戰(zhàn)。12.5 Gbps最高速度的JESD204B接口有助于解決其中一些問題，否則即便需再多的LVDS DDR通道，也無法滿足更高采樣速率下的帶寬速度及性能需求。轉換器數(shù)字接口的引腳I/O、耦合以及供電范圍需求，將有助于為系統(tǒng)選擇合適的轉換器。