瑞薩電子開發(fā)出了對起因于隨機(jī)電報噪聲（RTN：Random Telegraph Noise）的SRAM誤操作進(jìn)行觀測并實(shí)施模擬的方法。利用該方法可高精度地估計22nm以后尖端LSI中的RTN影響，適當(dāng)設(shè)定針對RTN的設(shè)計余度。該公司已在“2010 Symposium on VLSI Technology”（2010年6月15～17日，美國夏威夷檀香山）上發(fā)表了該成果（論文編號：18.1）。

　　RTN是一種因晶體管載流子被柵極絕緣膜等中的陷阱捕獲或釋放，而使晶體管閾值電壓隨時間隨機(jī)變動的現(xiàn)象。業(yè)界普遍預(yù)測，今后隨著微細(xì)化的發(fā)展，RTN將成為導(dǎo)致LSI工作故障的主要原因。瑞薩此前一直在推進(jìn)RTN的分析及模型化研究。目前已在RTN公式化以及陷阱能級分布的推測方法等方面取得了成果。

　　此次該公司以SRAM為對象，開發(fā)了用于分析RTN對電路工作造成的影響，并將分析結(jié)果體現(xiàn)在芯片設(shè)計中的方法（圖1）。該方法由三項(xiàng)要素構(gòu)成：（1）對起因于RTN的SRAM誤操作進(jìn)行觀測，掌握其發(fā)生概率的方法，（2）在實(shí)用時間內(nèi)對誤操作發(fā)生的概率進(jìn)行模擬的方法，（3）使加速試驗(yàn)的結(jié)果體現(xiàn)在模擬中，以提高精度的方法。此次使通過（2）、（3）方法導(dǎo)出的計算結(jié)果與（1）加速試驗(yàn)的結(jié)果實(shí)現(xiàn)了充分吻合。在這一方面，值得一提的是以下兩點(diǎn)。第一，瑞薩以前一直在探討的RTN分析式在預(yù)測起因于RTN的電路誤工作時有效。第二，今后通過提高加速試驗(yàn)的規(guī)模及精度，并體現(xiàn)其結(jié)果，便有望將模擬精度提高到實(shí)用水平。

　　下面分別介紹一下（1）、（2）、（3）的概要。

觀測與模擬的結(jié)果充分吻合

　　（1）以電路水平觀測起因于RTN的誤操作，可以說這是一項(xiàng)對RTN的影響進(jìn)行評估的基本操作。不過，如果是目有微細(xì)化水平的芯片的話，RTN所致誤操作的發(fā)生頻率非常低，很難進(jìn)行觀測。因此，瑞薩采用了有意減小SRAM的工作余度，提高RTN所致誤操作頻率的方法（圖2）。即加速試驗(yàn)方法。具體而言，就是通過降低SRAM電源電壓，提高字線電壓，來減少讀取數(shù)據(jù)時的工作余度。通過在這種狀態(tài)下反復(fù)讀取數(shù)據(jù)，使RTN所致誤操作頻發(fā)。

　　該加速試驗(yàn)的結(jié)果表明，在發(fā)生工作故障的bit數(shù)的讀取次數(shù)增加的同時，其增加傾向與（2）中所述模擬導(dǎo)出的傾向相吻合（圖3）。而且，該加速試驗(yàn)中生產(chǎn)故障的bit還具有再現(xiàn)性。從這些結(jié)果可以推側(cè)，由此觀測到的工作故障起因于器件內(nèi)部存在的，且隨時間變動的偏差，即RTN。

　　從（2）來看，一般很難以分析式導(dǎo)出RTN所致SRAM誤操作的概率。其原因在于，RTN盡管是依存于時間的現(xiàn)象，但卻無法獲得包括時間項(xiàng)在內(nèi)的完全分析式。因此，使用模擬手段，將時間項(xiàng)作為參數(shù)導(dǎo)入計算的方法十分有效。該方法的優(yōu)點(diǎn)在于，可在計算中將普通陷阱檢測方法因時間常數(shù)及能量過大或過小而無法檢測的“看不見的陷阱”納入考慮（圖4）。
 

　　此次瑞薩開發(fā)了根據(jù)陷阱個數(shù)、振幅（陷阱引起的特性變動的幅度）及時間常數(shù)（捕獲和釋放電荷的時間間隔）的統(tǒng)計學(xué)分布，以蒙特卡羅法對一定時間（比如想保證的產(chǎn)品壽命）內(nèi)晶體管及電路所產(chǎn)生的特性變動的最大值進(jìn)行計算的方法（圖5）。將以往RTN分析式未考慮的陷阱時間常數(shù)和能量作為參數(shù)進(jìn)行了導(dǎo)入。該計算方法不進(jìn)行嚴(yán)密的電路模擬，只進(jìn)行概率的計算和振幅的加算。因此，可在實(shí)用時間內(nèi)進(jìn)行模擬。

　　該公司為了獲得SRAM中RTN所致誤操作的發(fā)生概率，對6個晶體管構(gòu)成的組件使用了此次了模擬方法，并根據(jù)結(jié)果算出了作為SRAM工作穩(wěn)定性指標(biāo)的SNM（Static Noise Margin）的變化量。對40nm工藝SRAM進(jìn)行該變化量的計算后表明，在該工藝中，與雜質(zhì)不均相比，RTN的影響較為輕微（圖6）。

　　從（3）來看，在模擬中體現(xiàn)加速試驗(yàn)的結(jié)果以提高精度的手段對于將此次的方法應(yīng)用于實(shí)際的芯片十分重要。這源于各晶體管中存在的陷阱個數(shù)、振幅及時間常數(shù)等無法通過測定手段來完全掌握。

　　此次的模擬方法，其計算結(jié)果會因?yàn)樽鳛閰?shù)的陷阱時間常數(shù)和能量存在分布如何進(jìn)行假設(shè)，以及計算中將其納入考慮的范圍有多大而發(fā)生變化。因此，瑞薩以提高模擬精度為目標(biāo)，開發(fā)了使加速試驗(yàn)結(jié)果在模擬參數(shù)的設(shè)定中得到體現(xiàn)的方法。具體而言，就是從加速試驗(yàn)開始考慮SRAM的故障bit數(shù)是以何種趨勢隨著工作次數(shù)而增加的，并以能夠在模擬中再現(xiàn)這種趨勢為目的，修正與陷阱時間常數(shù)和能量存在分布相關(guān)的假設(shè)。