很多時候，我們在初期設計或者優(yōu)化電路時，滿腦子想的都是性能如何能一點一點提高，而忽略了所謂的模擬設計的一些基本考慮;待到版圖設計時已經晚矣。那個時候再去修改基本設計無疑是不值得，要么耗費精力，要們前功盡棄。作為教訓，如果我們能夠在設計初期，就帶著這些基本考慮，那么在選擇基本器件的時候，就會有的放矢，知道一個大概的合理的選取范圍，有利于版圖設計和優(yōu)化。

1. 晶體管最小溝長為工藝最小特征尺寸的4-5倍，用來減小溝長調制效應。

2.目前模擬設計仍然是使晶體管工作在飽和區(qū)，故應使Vgs大于Vt約30%。

3. 應把大管分成小晶體管，使其寬/長特征尺寸<或=15um。

4. 電流鏡電路的晶體管的w/l比應小于或等于5，以保證較好的Matching,否則會有系統(tǒng)失調。

5. 在電路中畫出所有的管腳(pin)，之后才作layout。因為在layout中增加一個pin是比較困難的。所有的IO pin應該用metal2 pin，VDD和GND用metal1。

6. 首先先用tt做電路仿真。考慮Vt有+20% (slow)和-20% (fast),需要對工藝角考慮，F(xiàn)F，SS，F(xiàn)S，SF。除Vt，其他工藝參數(shù)也會有變化。

7.多晶硅電阻大約有20%的工藝變化，而阱區(qū)電阻變化約為10%。但多晶硅電阻有較低的溫度系數(shù)和低的方塊電阻，應根據需要來選擇電阻。多晶硅電容約有10%工藝變化。

8. 需考慮溫度變化對電路性能的影響，通常在-40C到85C范圍。

9. 有覆蓋金屬層或阱區(qū)時，須考慮寄生電容。

10. Layout中，所有晶體管統(tǒng)一擺放方向，使有相同的環(huán)境。

11. 在對晶體管布局布線之前，考慮Pin的位置。

12.盡量使用metal1橫向布線，metal2縱向布線半導體。

13. 在互連用來傳送電流時，不要用Poly來做互連?？梢杂胮oly做短的柵連接。

14. 避免金屬在多晶硅柵上走線，會增加寄生電容。

15. 所有晶體管和電阻有相同的電流走向。

16. 在最上層金屬做電源(VDD和GND)布線。因為最上層金屬通常更厚、更寬，因而電阻較小。

17. merge連接的Source和Drain。

18. 為減小工藝變化對電阻影響，應使電阻的寬度為默認值的3-4倍半導體。

19. 用金屬覆蓋電阻，避免wafer級測試時的損傷。

20. 對匹配的晶體管用共中心的結構

*差分對管，分割為4管，2*2排列，共中心

可用線形共中心

21.建議在電阻和電容周圍作dummy。

22. 在差分對周圍作保護環(huán)。

23.在N阱和P阱作保護環(huán)。

24. 金屬電流密度0.8mA/um，最上層金屬可以更大半導體。

25. 為避免Latch-up，應使PN結反偏，如N-Well應連到正電源，P-Well應連到負電源。這樣可減小漏電。

26. 在layout中用info-text標明器件名稱，在schematic中標明net。用相同的metal-txt層標明pin。

27. Cadence 模擬工具對以‘!’結尾的net認為全局net。

28. Transistor Equation: 基本晶體管方程Id=(beta/2)*square(Vgs-Vt)