原理分析
加減乘除是運算的基礎，也是我們在小學課堂里的重點必修課。乘除運算雖然對于我們今天來說還是小菜一碟，讓計算機做起來也是九牛一毛不足掛齒，但是要真探究一下計算機是如何完乘除運算的，可還真有些學問和技巧，并不是人腦那么9*9一閃而過81出來了，計算機雖然得到結果的時間可能比人要快上不知道多少個數量級，但它怎么說還是需要一個過程的。
可能不同的CPU內部的運算原理和機制略有差異，我們也無法完全去把這些運算方式搞清楚，這個例程我們就老老實實的用移位累加的方式完成兩個8位無符號數的乘法運算。這里先隨便舉個例子來說明我們的運算原理，例如8位無符號數189和25相乘。
因為計算機只認識0和1，因此一切運算的基礎都是0和1，所以我們的運算也必須是基于2進制來進行的。因此，我們首先要完成機制的轉換。乘數189對應的2進制數為10111101，被乘數25對應的2進制數為00011001。
按照我們最常用的10進制乘法運算的方式，我們可以得到如圖1所示的2進制乘法。在這個運算過程中，我們從被乘數的最低位到最高位依次判斷其取值是1還是0，如果是1則對乘數累加，否則不累加（即取0），需要累加的乘數根據當前被乘數位需要進行相應的移位，如被乘數的bit3為1，則乘數相應左移3次（即放大8倍）作為累加數。依據此原理，我們要設計的8位無符號乘法也是通過對被乘數進行逐位判斷后累加進行左移的乘數而得到最終的結果。
圖1 2進制乘法
在我們的8位無符號乘法運算中，一些基本的接口信號及其功能為：8位無符號數ain和bin是需要進行運算的兩個乘數；輸出的結果用16位無符號數yout表示；enable信號為運算使能信號；ready信號為運算完成標志位。用戶先給ain和bin賦值，然后將enable信號拉高后即開始運算，大約8個時鐘周期后運算輸出結果，ready信號輸出高電平表示運算結果有效，此后如果enable信號被用戶拉低則ready信號也隨后拉低，表示完成一次運算。接著用戶可以給ain和bin賦新的運算值，然后拉高enable信號繼續(xù)一次新的運算。
Verilog參考實例
module mux(
clk,rst_n,
enable,ain,bin,yout,ready
);
input clk;
input rst_n;
input enable; （1）
input[7:0] ain; （2）
input[7:0] bin; （3）
output reg[15:0] yout; （4）
output reg ready; （5）
reg[4:0] i; （6）
always@(posedge clk)
if(!rst_n) begin
ready <= 1'b0;
yout <= 16'h0000;
i <= 4'd0;
end
else if(enable)begin
if(i < 4'd8) i <= i+1'b1;
else ;
if(i < 4'd7) begin （7）
ready <= 1'b0;
if(ain[i]) yout <= (yout+{1'b0,bin,7'd0})>>1; （8）
else yout <= yout>>1; （9）
end
else if(i == 4'd7) begin （10）
if(ain[i]) yout <= yout+{1'b0,bin,7'd0}; （11）
else ; （12）
ready <= 1'b1; （13）
end
else ready <= 1'b0;
end
else begin
i <= 4'd0;
yout <= 16'h0000;
end
endmodule
- 運算使能信號。0表示無操作；1表示將對當前輸入的ain和bin進行乘法運算。
- 8位無符號數，他將和bin進行相乘操作。
- 8位無符號數，他將和ain進行相乘操作。
- 16位的無符號數，用于存儲2個8位無符號數相乘的運算結果。
- 乘法運算完成標志位。當前運算完成后輸出高電平，此后如果enable信號拉低則該信號也拉低無效。
- 移位計數器，在enable=1時，每個時鐘周期i會遞增直到i=8停止。i=0~7時，對應進行移位累加計算。
- 進行7次的移位累加運算（不包括最后一次最高位的累加運算）。我們這里的累加，并不是完全仿照原理中示意的方式進行移位然后累加，而是先將累加的乘數左移7位，然后每次累加完右移1位，對應7次累加完成后，最低位就回到了運算結果的最低位，而第8次累加即最高位的累加運算是不進行移位的。
- 被乘數的相應位為1，則進行累加并右移1位。
- 被乘數的相應位為0，則值移位不累加。
- 第8次累加運算不進行移位操作，
- 被乘數的相應位為1，則進行累加但不移位。
- 被乘數的相應位為0，則值不累加也不移位。
- 最后一次移位，則拉高ready信號表示運算完成，輸出結果有效。
仿真驗證
這里的驗證專門編寫了一個小任務，入口參數是給ain和bin的賦值，然后使能enable信號，發(fā)起一次運算操作，待ready信號拉高后比對運算結果yout是否正確，打印結果，然后撤銷（拉低）enable信號完成當前運算。在initial里面，通過256*256次調用這個小任務，完成對該乘法器的驗證。
`timescale 1 ns/ 1 ps
module mux_vlg_tst();
reg [7:0] ain;
reg [7:0] bin;
reg clk;
reg enable;
reg rst_n;
wire ready;
wire [31:0] yout;
reg[8:0] i,j;
mux i1 (
.ain(ain),
.bin(bin),
.clk(clk),
.enable(enable),
.ready(ready),
.rst_n(rst_n),
.yout(yout)
);
initial begin
$display("mux example simulation is running.n");
rst_n = 0;
clk = 0;
enable = 0;
ain = 8'hzz;
bin = 8'hzz;
#1000;
@(posedge clk);
rst_n = 1;
for(i=0;i<256;i=i+1) begin （1）
for(j=0;j<256;j=j+1) begin （2）
mux_ab(i,j); （3）
end
end
$display("mux example simulation is over.All right.n"); （4）
$stop;
end
always #10 clk = ~clk;
task mux_ab; （5）
input[7:0] a;
input[7:0] b;
begin
@(posedge clk); #3;
ain = a;
bin = b;
enable = 1; （6）
@(posedge ready); （7）
@(posedge clk); #3;
if(a*b == yout) $display("%3d * %3d = %5d, it is right.",a,b,yout);
（8）
else begin （9）
$display("%3d * %3d = %5d, it is wrong.",a,b,yout);
$stop;
end
@(posedge clk); #3;
enable = 0; （10）
ain = 8'hzz;
bin = 8'hzz;
end
endtask
endmodule
- 乘數ain從0到255遞增。
- 被乘數bin從0到255遞增，以此完成全便利測試。
- 調用乘法運算任務，輸入參數i和j分別會賦值給ain和bin用于運算。
- 所有測試成功完成，則最終打印“mux example simulation is over.All right.”的信息，如果測試中出現任何一個錯誤，則測試腳本會停止運行，也就意味著見不到這條語句。
- 產生一次乘法運算任務的激勵。輸入參數a和b分別為運算的輸出乘數和被乘數。
- 使能信號拉高，發(fā)起一次乘法運算。
- 等待ready信號拉高，表示乘法運算完成，輸出結果有效。
- 測試模塊輸出的乘法運算結果正確，打印相關信息。
- 測試模塊輸出的乘法運算結果錯誤，打印錯誤提示并停止測試腳本的運行。
- 拉低enable信號完成當前運算。
如圖2所示，為當前測試結果，我們看到了最后的“mux example simulation is over.All right.”提示信息，表示測試通過。
圖2 mux工程測試結果
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