隨著芯片特征尺寸的縮小和電路復(fù)雜程度的增加，有阻開路和有阻橋接缺陷的數(shù)目也在增加。同時(shí)，隨著器件密度、復(fù)雜性和時(shí)鐘速度的增加，邏輯測(cè)試技術(shù)已不能提供足夠的故障覆蓋率。為了彌補(bǔ)傳統(tǒng)測(cè)試方法的不足，基于靜態(tài)電流(IDDQ)的測(cè)試方法被廣泛使用。然而，隨著深亞微米技術(shù)時(shí)代的到來，總的靜態(tài)漏電流急劇增加，IDDQ測(cè)試技術(shù)受到嚴(yán)峻挑戰(zhàn)，因此，需要尋找新的測(cè)試技術(shù)，而瞬態(tài)電流測(cè)試技術(shù)提供一個(gè)很好的替代或補(bǔ)充。這種測(cè)試方法能夠檢測(cè)傳統(tǒng)測(cè)試和IDDQ測(cè)試所不能檢測(cè)的缺陷。

1 IDDT測(cè)試原理

IDDT測(cè)試是一種從供電回路，通過觀察被測(cè)電路所吸取的瞬間動(dòng)態(tài)電流來檢測(cè)故障的一種方法，被認(rèn)為可以檢測(cè)出一些經(jīng)電壓測(cè)試和IDDQ測(cè)試所不能檢測(cè)的故障(像開路故障(stuck-open fault)、冗余故障(redundant fault)和時(shí)延故障(delay fault)等)。

如圖1所示，輸入向量(測(cè)試向量)施加到被測(cè)集成電路的信號(hào)輸入端，利用脈沖信號(hào)的上升沿和下降沿，CMOS電路中的PMOS和NMOS晶體管會(huì)有瞬間的共同導(dǎo)通，這樣就在電源(VOD)和地(GND)之間形成一條通路，此時(shí)會(huì)有相對(duì)比較大的電流流過，這個(gè)電流就是IDDT。通過檢測(cè)IDDT的大小，便可知被測(cè)電路是否存在缺陷。

2電流傳感器電路的改進(jìn)

文獻(xiàn)[5]提出一種基于電荷測(cè)試的片外電流傳感器電路，該電流傳感器電路由4片高速電流反饋放大器(CFAs)組成，使用CLC449單片集成運(yùn)算放大器作為基本組成單元。本文對(duì)文獻(xiàn)[5]中的片外電流傳感器電路進(jìn)行改進(jìn)，改進(jìn)后的電路如圖2所示。

2.1 電流讀取放大單元(CSA)

電流傳感器電路通過測(cè)量連接在電源線上的采樣電阻兩端的電壓降而獲得瞬態(tài)電流，因此要求電流讀取放大單元要有足夠高的阻抗，以避免測(cè)試電路對(duì)被測(cè)集成電路供電電流的影響。利用運(yùn)放U1和U2構(gòu)成的電壓跟隨器電路為被測(cè)電路和U3構(gòu)成的差分放大器電路的輸入端提供阻抗隔離。為了提高傳感器電路的穩(wěn)定性，本文采用性能非常優(yōu)良的儀用放大電路，增加了電阻R12。

根據(jù)式(3)可知，若前級(jí)放大器增益(R12+R11+R9)/R12增大，則CMRR也相應(yīng)增大，如果R11和R9使用的是基本相同的值，那么稍稍出現(xiàn)偏差也無所謂。為了能改變放大倍數(shù)，甚至可以大幅度地改變R12的值，因?yàn)槭?1)中的V+和V-各自之間沒有任何關(guān)系，所以CMRR也不會(huì)發(fā)生大的變化。并且在多數(shù)情況下，通過對(duì)稱使用U1和U2兩個(gè)運(yùn)算放大器，而且R11=R9，則U1和U2兩個(gè)運(yùn)算放大器由CMRR引起的輸出誤差，相位相同而且大小相等，這樣，差動(dòng)放大電路的輸出誤差就會(huì)小到可以忽略不計(jì)。

2.2 電流積分單元(CIB)

為了避免U4工作在飽和區(qū)，不使用正反饋回路。根據(jù)虛短路和虛斷路原則，積分單元的電壓增益AV2可由式(4)簡(jiǎn)單計(jì)算。

根據(jù)文獻(xiàn)[1]，傳感器電路的理想輸出電壓由下式給出：

式(5)中R2和C是密勒積分器電路中的電阻和電容值，R是采樣電阻的值。因此Av1，Av2，R2和C的值決定整個(gè)傳感器電路的精度。

由構(gòu)成積分電路的條件：電路的時(shí)間常數(shù)必須要大于或等于10倍于輸入波形的寬度，并且電阻值盡量小些，電容值盡量大些，可以確定R2和C的值，因此本文確定C的值為33 nF。

3實(shí)驗(yàn)設(shè)置和仿真結(jié)果

3.1 實(shí)驗(yàn)設(shè)置

為了驗(yàn)證上述電路的有效性，在并行加法器電路上進(jìn)行故障仿真實(shí)驗(yàn)。仿真實(shí)驗(yàn)是在Micro-cap環(huán)境下進(jìn)行的，有阻開路采用在被測(cè)電路的不同位置注入不同阻值的電阻(10 kΩ，500 kΩ和1 000 kΩ)的方法進(jìn)行模擬。采樣電阻R選用20 Ω的厚膜電阻。

3.2仿真結(jié)果

3.2.1 實(shí)驗(yàn)電路

圖3是一階多米諾并行加法器電路，其實(shí)現(xiàn)的功能是：Co=C·(A+B)+A·B

本文采用兩階多米諾并行加法器級(jí)聯(lián)電路進(jìn)行測(cè)試，通過注入有阻開路故障對(duì)電路進(jìn)行測(cè)試，并和無故障電路進(jìn)行比較。圖4是無故障電路和注入10 kΩ電阻故障電路的VDD端電壓波形比較;圖5是無故障電路和注入不同阻值的有阻開路故障電路中瞬態(tài)電流積分曲線的比較。

4仿真結(jié)果分析和結(jié)論

從圖4的仿真波形可以看出，注入有阻開路故障電路的VDD端電壓比無故障電路中VDD端電壓減小，因而說明流經(jīng)采樣電阻的瞬態(tài)電流也減小。圖5的積分曲線表明，瞬態(tài)電流經(jīng)放大積分后，電流變化的速度顯著降低，從而使測(cè)試方法的測(cè)量速度得到有效的降低;并且注入有阻開路故障電路的瞬態(tài)電流得到有效分離，其分離程度足以區(qū)分無故障電路和故障電路;從積分曲線可知，注入電阻達(dá)到500 kΩ或1 000 kΩ的時(shí)候，可以認(rèn)為注入點(diǎn)是完全開路。

仿真結(jié)果證明，改進(jìn)后的電路能夠?qū)崿F(xiàn)理想的瞬態(tài)電流測(cè)試，并且是有效的。如果將積分結(jié)果輸出到數(shù)字化儀或PC機(jī)中進(jìn)行處理，利用常規(guī)故障分離方法，即可實(shí)現(xiàn)集成電路開路缺陷的檢測(cè)。