摘要 在傳統(tǒng)并行同步數(shù)字信號的數(shù)位和速率將要達到極限的情況下，開始轉(zhuǎn)向從高速串行信號尋找出路，其中以低壓差分信號(LVDS)應(yīng)用最廣泛。文中以基于FPGA設(shè)計的高速信號下載器為例，從LVDS的PCB設(shè)計，約束設(shè)置和信號完整性仿真等多方面研究LVDS信號的實現(xiàn)。
關(guān)鍵詞 LVDS；PCB設(shè)計；信號完整性

    LVDS(Low—Voltage Diffential Signaling)是一種低壓差分信號，具有傳輸電壓低、抗干擾能力強、時序定位準(zhǔn)確等優(yōu)點，適合高速信號的傳輸，在航天，軍工等領(lǐng)域有廣泛的應(yīng)用。LVDS同時也是一種高速數(shù)字信號，因此在PCB(Prined Circuit Board)設(shè)計中要更多的考慮反射、過沖、串?dāng)_等信號完整性問題。針對以上的問題，只要在進行互連時加以考慮，就可滿足高速信號傳輸?shù)囊蟆?br />
1 LVDS信號約束設(shè)置
1．1 PCB板的疊層設(shè)置
    根據(jù)TI參考手冊，通常的疊層結(jié)構(gòu)為LVDS信號層、電源層、地層和TTL信號層共4層，如圖1所示。

    但在實際設(shè)計中，由于疊層設(shè)計不可能單獨列出多層，對于TTL和LVDS信號的地層也不需要進行分割，這樣反而會破壞地層的完整性，因此在保證有完整地的情況下，可以對其他地層TTL和LVDS信號進行分割?？傊?，在保證地層完整的情況下，讓LVDS信號和TTL信號盡量分離，最好是在不同的層進行布線。在文中PCB板的設(shè)計中，使用6層疊層結(jié)構(gòu)：
    TOP-GND1-INNER-POWER-GND2-BOTTOM，其中TOP和BOTTOM層走LVDS信號，INNER和GND2走LVTTL信號，這樣既保持了信號的分層，也保持了完整的信號回流路徑。
1．2 LVDS信號的阻抗控制
    差分阻抗的不匹配會產(chǎn)生反射，有10％的阻抗不匹配就會產(chǎn)生5％的反射，所以要根據(jù)不同情況進行不同的匹配控制。LVDS信號的差分特性阻抗為100 Ω，對于LVDS信號發(fā)射端，采用差分對各自串聯(lián)精度為1％的50 Ω的電阻進行匹配，在1 vds信號的接收端，采用并聯(lián)一個精度為1％的100 Ω的電阻進行匹配，這樣既保持了信號傳輸?shù)墓β室螅譂M足了阻抗控制的要求。在PCB疊層設(shè)置時，要注意疊層結(jié)構(gòu)對于特性阻抗的影響。
1．3 差分信號對的處理
    由于差分對相比于單端，需要兩倍的信號線，所以設(shè)計的復(fù)雜程度也相對提高了，同時差分對具有導(dǎo)致EMI的潛在內(nèi)因，容易耦合進共模干擾，導(dǎo)致輸出EMI問題和相互之間的串?dāng)_問題。
    針對在PCB板中可能存在的EMI、串?dāng)_、地彈等問題，采用不同的處理方式進行消除。
1．3．1 EMI(電磁干擾)
    采用LVDS信號與其他信號進行分層布線，同時對于LVDS信號使用25mil(1 mil=0．025 4 mm)地線包圍，并且每隔一段距離用打孔接到“GND”層。并要求LVDS信號線盡量短一些。在PCB周圍要用地覆蓋，以保證信號不被輻射干擾。

1．3．2 串?dāng)_
    LVDS差分對之間的間距為小于等于線寬，差分對之間的間距為>3倍的線寬，這樣可以減少不同LVDS對之間的信號耦合，避免引入共模噪聲，同時在各個LVDS差分對的空間可以通過鋪地，并打過孔到“GND”層，讓不同1 vds對之間的等效耦合電容為無窮小，以減少相互之間的串?dāng)_。
1．3．3 地彈
    所謂“地彈”，是指芯片內(nèi)部“地”電平相對于電路板“地”電平的變化現(xiàn)象。以電路板“地”為參考，就像是芯片內(nèi)部的“地”電平不斷的跳動，因此形象的稱之為地彈(Ground Bounce)，在設(shè)計中，對于信號的回流路徑進行處理，讓信號路徑和回流路徑盡量靠近，增大之間的互感，同時對于回流路徑要避免分割現(xiàn)象的發(fā)生，去耦電容要盡量靠近信號的地引腳。
1．3．4 長度匹配
    LVDS信號頻率可達到600 MHz以上，所以差分線要求嚴格等長，差分對內(nèi)最好不超過10 mil，如果頻率低于600 MHz，這個約束值可以適當(dāng)放寬，但最大應(yīng)不超過75 mil。不同LVDS對間的布線最大差值不超過200 mil。在Cadence16．3的約束設(shè)置中，設(shè)置如表1所示。

1．4 總結(jié)
    在高速信號下載器中，LVTTL轉(zhuǎn)LVDS信號的轉(zhuǎn)換采用TI的sn55lvds31(發(fā)送)和ss55lvds32(接收)芯片進行，最高可以達到800 Mbit／s的傳輸速率。
    根據(jù)設(shè)計要求，對于LVDS信號的布線，總結(jié)出以下基本原則：
    (1)LVDS信號與TTL信號應(yīng)相互隔離，最好設(shè)置在不同層面上，之間由電源層或地層隔離。
    (2)LVDS信號盡量不要有過孔，跨平面分割會造成阻抗不連續(xù)。
    (3)差分對內(nèi)要保持間距一致、平行走線，線間距應(yīng)小于等于線寬。
    (4)差分對間的對內(nèi)間距保持在10倍以上，差分對間應(yīng)放置隔離用的接地過孔，每10～25 mil放置一個。
    (5)SN55LVDS31／32要盡可能靠近接插件，連線距離越短越好。
    (6)差分對應(yīng)等長走線，以防止信號問相位差導(dǎo)致的電磁輻射。
    (7)使用精度為1％的100 Ω表貼電阻，靠近SN55LVDS32輸入端放置(距離不能超過500 mil，應(yīng)控制在300 mil以內(nèi))，以匹配傳輸線的差分阻抗。
    應(yīng)避免90°走線，可使用圓弧或45°折線。
    (8)LVDS和TTL電平的電源層、地層應(yīng)分開。

2 LVDS信號仿真分析
    仿真主要經(jīng)過的步驟為，在Tools—Setup Advisor中設(shè)計電源網(wǎng)絡(luò)和標(biāo)號，并進行ibis模型的分配，在Cadence中Ibis模型通過Ibs2dml工具轉(zhuǎn)化為可用的數(shù)據(jù)格式，對于電容、電阻等無源器件，可以自己建立Espice模型，下面通過約束管理器進行拓撲的提取，對于要提取的網(wǎng)絡(luò)使用SigXplorer工具進行，之后即可進行各種仿真。提取的網(wǎng)絡(luò)拓撲結(jié)構(gòu)如圖3所示。

2．1 PCB板疊層設(shè)計
    使用Cadence16．3的SI工具進行信號完整性的仿真。
    設(shè)計采用6層板的疊層結(jié)構(gòu)，經(jīng)過合理安排疊層厚度，通過Allegro計算，表面微帶線寬6 mil線間距6 mil時，阻抗理論計算值分別為103和99．4 Ω。符合阻抗控制要求。內(nèi)層沒有走差分線，線寬設(shè)置為5 mil。

2．2 LVDS差分對的波形分析
    LVDS信號線之間的等距是為保證兩者差分阻抗一致，減少反射。差分對的兩條線之間要保持平行，防止耦合共模干擾。在疊層設(shè)置中，保持平行是為了保持阻抗連續(xù)，否則會產(chǎn)生延遲和抖動。通過S參數(shù)分析差分對阻抗(Differential Impedance)。從仿真如圖3所示，S11在0～3．0 GHz的頻域范圍內(nèi)，其最劣化的指標(biāo)為：-16．770 dB以下，S22(虛線的曲線)也不劣于-17 dB。這說明該差分對的差分阻抗連續(xù)性很好。

    通過Hspice的IN，OUT仿真，可以看出差分對良好的對稱性。

3 結(jié)束語
    LVDS在航天軍工等方面具有廣泛的應(yīng)用，但是由于信號完整性的問題考慮不夠，經(jīng)常出現(xiàn)設(shè)計問題，文中從基于LVDS的高速信號下載器的約束設(shè)計進行論述，通過仿真研究，達到了設(shè)計目的。