摘要：采用VHDL硬件描述語言，以自頂向下的設(shè)計方法，在Quartus II 9．1的開發(fā)環(huán)境下，設(shè)計了基于FPGA的數(shù)字密碼鎖。并選用ALTERA公司Cylone II系列的EP2C35F672C8芯片為其硬件條件，驗證了其功能及可靠性。結(jié)果表明，本設(shè)計高效、穩(wěn)定、可靠!
關(guān)鍵詞：現(xiàn)場可編程邏輯門陣列；VHDL；數(shù)字密碼鎖；Quartus II

0 前言
    自古以來人們對物品安全就十分重視，數(shù)字化的今天，電子鎖正在逐步取代以往的機械鎖被廣泛運用在門禁、銀行和保險柜。然而，這些基于單片機的密碼鎖可靠性較差，而且功能拓展有限。隨著物聯(lián)網(wǎng)技術(shù)的發(fā)展，人們對電子鎖安全性和可靠性又提出了新的要求。本文所述的FPGA，即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。由于其高集成度，使得電子產(chǎn)品在體積上大大縮減，且具有可靠、靈活、高效等特性，己備受設(shè)計師們的青睞。

1 系統(tǒng)概述
1．1 功能概述
    (1)初始密碼為000000，按C鍵設(shè)置密碼，密碼設(shè)置完成后按A鍵即上鎖。
    (2)以4×4鍵盤為輸入設(shè)備，按B鍵開始密碼輸入，串行輸入6位密碼，輸入完成后按#鍵，確認(rèn)密碼輸入完成。七段數(shù)碼管將顯示用戶所輸入的數(shù)字。
    (3)密碼輸入正確，則開鎖指示燈滅，若密碼輸入錯誤或位數(shù)不足，報警燈亮。
    (4)處于報警狀態(tài)時，按*鍵可解除報警。
    (5)為保證安全，系統(tǒng)只有在開鎖狀態(tài)時，按C鍵，用戶才可重新設(shè)置密碼。
1．2 系統(tǒng)結(jié)構(gòu)
    系統(tǒng)以4×4矩陣鍵盤為輸入設(shè)備，七段數(shù)碼管和指示燈為系統(tǒng)的輸入顯示和輸出指示器。系統(tǒng)內(nèi)部可分為以下幾個模塊：鍵盤掃描及消抖電路、分頻電路、譯碼電路、編碼器、寄存器、比較器、控制器、計數(shù)器。系統(tǒng)結(jié)構(gòu)大致如圖1所示。

    按鍵所用開關(guān)為機械彈性開關(guān)，當(dāng)機械觸點斷開、閉合時，由于機械觸點的彈性作用，一個按鍵開關(guān)在閉合或斷開時不會穩(wěn)定地接通或立即斷開，在電路上則會表現(xiàn)為連續(xù)地輸入同一個值。因此在鍵盤掃描電路里加入了鍵盤消抖程序。為使用戶能夠看到自己所輸入的密碼，將七段數(shù)碼管的顯示電路也集中到了鍵盤掃描電路內(nèi)。鍵盤掃描所用的時鐘頻率為1kHz，故將系統(tǒng)所用的1MHz的時鐘分頻為1kHz供鍵盤掃描用，以分頻模塊為例，其程序如下：
    
1．3 狀態(tài)機
    狀態(tài)機(FSM)在一個有限狀態(tài)之下以目前電路所處的狀態(tài)為準(zhǔn)，一旦外加時序及輸入信號來臨，則以目前的狀態(tài)及輸入信號的變化狀況為依據(jù)，產(chǎn)生下一次的狀態(tài)及電位。狀態(tài)機是密碼鎖的主要控制部分，如圖2所示，狀態(tài)分為7種，S1：密碼修改狀態(tài)；S2：開鎖狀態(tài)；S3：閉鎖狀態(tài)：S4：密碼輸入正確狀態(tài)：S5：密碼輸入狀態(tài)；S6：密碼輸入錯誤狀態(tài)；S7：報警狀態(tài)。

    系統(tǒng)上電時，處于開鎖狀態(tài)，當(dāng)輸入change信號時，系統(tǒng)進入修改密碼狀態(tài)；若輸入lock信號，進入安鎖狀態(tài)，鎖閉合；在安鎖狀態(tài)，輸入start信號，進入輸入密碼狀態(tài)；在輸入密碼狀態(tài)，由ps_i_l密碼脈沖作為計數(shù)時鐘，計數(shù)值輸出作為寄存器地址，當(dāng)計數(shù)器計到6時，返回計數(shù)滿信號cin，如果密碼內(nèi)容和長度均正確，進入密碼初驗正確狀態(tài)，如果密碼錯誤，進入密碼初驗錯誤狀態(tài)；在密碼初驗正確狀態(tài)，輸入確認(rèn)信號enter時，進入開鎖狀態(tài)；在密碼初驗錯誤狀態(tài)，輸入確認(rèn)信號enter時，進入報警狀態(tài)；在報警狀態(tài)，warn信號等于‘1’，如果輸入清楚報警信號off_al，則進入安鎖狀態(tài)。以開鎖過程為例，其功能仿真波形如圖3所示。

2 系統(tǒng)功能仿真
    自上而下的設(shè)計方法，是現(xiàn)代電子系統(tǒng)的新型設(shè)計策略，它從設(shè)計的總體要求出發(fā)。本文用VHDL語言以系統(tǒng)的整體輸入輸出作為頂層實體描述，然后進行元件例化和位置映射。分別建立每個模塊的VHDL文件，最后由系統(tǒng)進行整體的綜合和功能仿真。
2．1 系統(tǒng)軟件仿真
    完成系統(tǒng)的整體設(shè)計后，再對頂層文件進行編譯，然后建立Vector Waveform File，編輯輸入波形后進行功能仿真，以密碼輸入錯誤為例，仿真結(jié)果如圖4所示，設(shè)置密碼為279235，系統(tǒng)處于閉鎖狀態(tài)時，按start鍵，開始輸入密碼8765413，密碼輸入錯誤，則系統(tǒng)還是處于閉鎖狀態(tài)，且warn變?yōu)楦唠娖健?/p>

2．2 系統(tǒng)硬件測試
    系統(tǒng)硬件測試環(huán)境用的是EP2C35F672C8，它采用672引腳的BGA封裝，表1列出了該款FPGA的所有資源特性。

    完成引腳分配后，通過JTAG調(diào)試接口將程序下載到芯片內(nèi)，進行硬件測試，首先設(shè)置密碼為654321然后上鎖，以輸入錯誤密碼為例，輸入235689然后按#}鍵，由圖4可見，閉鎖指示燈D3亮，表示未開鎖，報警指示燈D4亮，表示密碼輸入錯誤。測試結(jié)果表明設(shè)計成功。

3 結(jié)束語
    設(shè)計選用FPGA芯片、4×4矩陣鍵盤、七段數(shù)碼管為主要硬件，設(shè)計了一種低功耗、體積小的密碼鎖，并在硬件上驗證了其可靠性。由于FPGA的靈活性，密碼長度可根據(jù)寄存器個數(shù)而隨意改變，此設(shè)計在現(xiàn)代物聯(lián)網(wǎng)技術(shù)中將有廣泛應(yīng)用。