0　引言

數字音頻處理是指為真實再現聲音的逼真效果而對音頻進行的編解碼處理技術,它是寬帶網絡多媒體、移動多媒體通信的關鍵技術.Audio Codec′97(音頻數字信號編/解碼器)是其中一種用于聲音錄放的技術標準,簡稱AC′97. AC′97采用雙集成結構,即Digital Controller(數字信號控制器)和Audio Codec(音頻編解碼),使模/數轉換器ADC和數?模轉換器DAC轉換模塊獨立,盡可能降低EMI(電磁干擾)的影響。

利用FPGA,可以實現復雜的邏輯控制,對大量音頻數據做并行處理.FPGA提供可編程時鐘發(fā)生器,滿足音視頻處理要求的時鐘范圍寬、相位抖動(Phase Jitter)小的要求,并為系統(tǒng)提供可控延時。

1　AC-Link音頻編/解碼原理

AC-Link是連接Digital Controller和Audio Codec的5線串行時分多路I/O接口,固定時鐘頻率48kHz由串行位時鐘12.288MHz經256分頻而來,支持一個控制器和最多4個編碼器. AC-Link只能傳輸48kHz固定取樣率的PCM(脈沖編碼調制)信號,字長從16Bit到20Bit,其它取樣率的PCM信號須經過SRC(取樣率轉換)轉換成48kHz。

AC-Link接口時序如圖1所示,輸入輸出音頻數據和控制寄存器的讀寫命令組織在一幀里,一個輸入或輸出分割成12個時隙,每個時隙為20位采樣分辨率.控制器把12.288MHz時鐘256分頻,產生一個SYNC信號,此信號用于標志一個輸入(輸出)幀的開始。

圖1　雙向AC-Link數據幀及時隙分配

由圖1可知,每個輸入(輸出)幀除了有12個20位的數據/命令(數據/狀態(tài))復用時隙外,還有一個特殊的16位的幀首時隙,此時隙主要用來標志此幀是否可用,如果此幀可用,那么此幀中對應時隙中為有效數據。

如圖2所示,PCM通過抽樣、量化、編碼三個步驟將連續(xù)變化的模擬信號轉換為數字編碼,PCM編碼是最高保真水平編碼,音質好但體積大.AC-Link能夠傳輸48KHz固定取樣率的PCM信號,字長可以從16Bit到20Bit,其它取樣率的PCM信號必須先經過SRC(Sample Rate Conversion,取樣率轉換)轉換成48KHz。

圖2　AC-Link音頻編?解碼過程

如果PCM信號的字長低于DAC的,那么Controller會自動將PCM信號進行移位,使其MSB( Most Significant Bit,最高有效位)對齊,低位補0.如果PCM信號的字長高于DAC的,那么必須先通過Dither(抖動)降低字長后或者直接就經過AC-Link接口傳輸到Codec,如果DAC字長不夠AC-Link接口的高,那么它會自動將AC-Link接口超過字字長的LSBs(Least Significant Bit,最低有效位)去掉.DAC輸出的是階梯狀或者是脈沖狀信號,還必須經過LPF(Low Pass Filter,低通濾波器)濾波整形恢復為原來的音頻信號。

2　FPGA音頻編/解碼系統(tǒng)結構

FPGA音頻編/解碼系統(tǒng)以ACEX1K和AD1881芯片為核心,如圖3所示。

圖3　FPGA音頻編/解碼系統(tǒng)圖

ACEX1K-FPAG有147個用戶可用I/O,系統(tǒng)門數最多257000,邏輯門100000.內部有4992個邏輯單元(LE),有12個嵌入式存儲塊(EAB),即49125位雙口RAM.使用EAB構成的RAM、ROM、雙口RAM和FIFO等結構可大大提高基于查找表(LUT)的算術運算、數字信號處理性能.在AC-Link音頻編解碼系統(tǒng)中,FPGA控制模塊根據后向控制流,為音頻編碼模塊提供多路幀同步信號。

AD1881是A/D、D/A接口芯片,支持AC′97標準接口,實現全雙工16位立體聲的音頻編?解碼,采樣率7K～48KHz.系統(tǒng)復位完成FPGA 程序加載后,由FPGA的I2C總線模塊對AD1881初始化,初始化結束后等待采集命令.初始化成功后,AD1881實時處理模擬音頻信號。

用FPGA實現AC-Link聲卡的D/A變換功能所需要的資源并不多,用一片ACEX1K100芯片做D/A轉換,只消耗了30%左右的資源,在具體應用中,有時并不需要校驗位及出錯信號,則占用系統(tǒng)資源更少。

3　AC-Link音頻編/解碼的VHDL設計

FPGA中的AC音頻編/解碼設計是通過VHDL編程實現的.VHDL是一種應用非常廣泛的硬件描述語言,它的語言覆蓋面廣,描述能力強;可以描述最抽象的系統(tǒng)級,也可以描述最精確的邏輯級、門級. AC-Link系統(tǒng)采用結構化VHDL進行設計的整個系統(tǒng)是一個VHDL語言文件,包括幾個BLOCK語言.下面分別介紹各模塊實現的功能。

程序中,S1用來為sreg模塊作為并行輸入允許端.該信號在每個時隙的第一個數據位時出現,在此時,該時隙的數據被置入sreg模塊,然后該模塊開始串行移位輸出,以后的各個時隙也按此過程工作。

(2)調用并行輸入、串行輸出模塊,設計AC-Link.vhd.AC-Link的D/A轉換控制器向編碼器寫數據,然后這些數據D/A轉換成模擬信號,最后經功放輸出

程序中對時隙的分配是采用IF_THEN_ELSEIF_THEN_ELSE_ENDIF語句實現,當計數器小于16時是第0時隙,以后每隔20個計數為一個時隙.使用CASE語句在不同時隙,輸出賦以相應的數據。

對于AC-Link輸入幀,如果控制器想從編碼器讀取數據或狀態(tài),就在bit_clk的上升沿把SYNC置高,編碼器在bit_clk下降沿采樣到 SYNC變化,然后在上升沿開始發(fā)送數據.控制器在每個bit_clk的下降沿采樣數據,同時SYNC保持16個bit_clk周期的高電平。

對于AC-Link輸出幀,如果控制器要向編碼器輸出數據或命令時,則在bit_clk的上升沿先把SYNC置高,然后在每一個bit_clk的上升沿發(fā)送一位數據,SYNC與bit_clk的上升沿同步.編碼器在bit_clk的下降沿采樣到SYNC的變化,由此編碼器知道控制器要與它通信,在下一個 bit_clk的下降沿編碼器開始采樣數據,此后每一個bit_clk的下降沿采樣一位數據.控制器發(fā)送數據是在bit_clk的上升沿,而編碼器采樣數據是在bit_clk的下降沿.同時SYNC也要保持16個bit_clk周期的高電平。

下列程序用于產生16個的bit_clk周期的高電平的SYNC信號,SYNC是bit_clk的256分頻,有16個周期是高電平,其余時間是低電平。

進行VHDL設計時,最好各模塊單獨進行并及時仿真驗證,以便盡早發(fā)現問題.系統(tǒng)中其它模塊在此不再敘述.

圖4　AC-Link輸出仿真圖

AC-Link接口的仿真圖如圖4所示,實現了其D/A轉換功能,仿真通過以后,可將程序下載到FPGA中實現,同時直接與通令機連接起來進行調試,并利用計算機進行調試獲得成功,計算機的通信軟件可用VB或Delpi等可視化軟件來編制。

4　結論

AC-Link音頻編/解碼系統(tǒng)的是在FPGA平臺上用VHDL設計的.AC-Link設計采用自頂向下的設計方法,通過建立VHDL行為模型和進行 VHDL行為仿真,可及早發(fā)現設計中潛在的問題,縮短設計周期,提高設計的可靠性和效率.實踐證明,仿真結果和FPGA實現符合AC-Link控制和編碼要求。