日本黄色一级经典视频|伊人久久精品视频|亚洲黄色色周成人视频九九九|av免费网址黄色小短片|黄色Av无码亚洲成年人|亚洲1区2区3区无码|真人黄片免费观看|无码一级小说欧美日免费三级|日韩中文字幕91在线看|精品久久久无码中文字幕边打电话

當(dāng)前位置:首頁 > 工業(yè)控制 > 電子設(shè)計自動化
[導(dǎo)讀]〓 Blast Create 設(shè)計師可以通過Blast Create對RTL級代碼進(jìn)行綜合、觀察、*估,改善其代碼質(zhì)量、設(shè)計約束和設(shè)計可測性;并且通過SVP技術(shù)建立精確地設(shè)計原型進(jìn)行布局規(guī)劃。 Blast Create 包括邏輯綜合、物理綜合、DFT

〓 Blast Create

設(shè)計師可以通過Blast Create對RTL級代碼進(jìn)行綜合、觀察、*估,改善其代碼質(zhì)量、設(shè)計約束和設(shè)計可測性;并且通過SVP技術(shù)建立精確地設(shè)計原型進(jìn)行布局規(guī)劃。 Blast Create 包括邏輯綜合、物理綜合、DFT分析和掃描鏈插入、功率優(yōu)化和靜態(tài)時序分析并具有統(tǒng)一的用戶環(huán)境。通過Blast Create可很好的完成前端設(shè)計和后端設(shè)計的連接,縮短了設(shè)計周期。

主要特點:

1、全特性的、高容量的RTL綜合引擎,并提供一種可預(yù)測設(shè)計收斂的途徑;

2、全芯片快速的詳細(xì)布局和全局的布線可實現(xiàn)千萬門的設(shè)計并可預(yù)測時序收斂;

3、集成的DFT技術(shù)提供一種豐富的可測性分析解決方案;

4、單一集成環(huán)境、執(zhí)行代碼、公共的分析引擎和統(tǒng)一的數(shù)據(jù)庫模型,消除不必要的文件轉(zhuǎn)換;使用方便,提高設(shè)計效率并確保整個設(shè)計的相關(guān)性;

5、與工業(yè)標(biāo)準(zhǔn)的代碼風(fēng)格、設(shè)計約束以級寄生參數(shù)文件格式兼容

〓 Blast RTL

基于Gain-Based 綜合技術(shù)的Blast RTL,可大大地縮短運行時間和節(jié)省內(nèi)存空間,內(nèi)嵌靜態(tài)時序分析有助于設(shè)計師隨時發(fā)現(xiàn)時序問題。Blast RTL 對全芯片的綜合是基于精確的互連延時和單元模型,而不是傳統(tǒng)線延估計模型,因此可以快速實現(xiàn)互連延時的收斂。同時,由于單元模型的精確選擇既能做到單元面積小、功耗低,又能有利于克服信號噪聲(SI)。

主要特點:

1、 綜合容量大;

2、綜合速度快;

3、能實現(xiàn)低功耗設(shè)計和優(yōu)化;

4、及時報告有延時問題的路徑,以便于按需要修改RTL和約束條件;

5、與物理設(shè)計軟件無縫連接,快速進(jìn)入物理設(shè)計;

6、自動的Data-Path生成,能保證設(shè)計產(chǎn)品性能高,面積??;

7、集成掃描鏈扦入,保證電路的可測性設(shè)計;

8、支持標(biāo)準(zhǔn)HDL代碼,VHDL IEEE 1076-87/93,Verilog IEEE 1064 的標(biāo)準(zhǔn);

9、從RTL到GDSII, 全流程單一增量式時序分析器和公共時序約束;

10、保證前后端時序的一致性;

11、支持層次化時序約束;

12、支持標(biāo)準(zhǔn)接口:SDC,LIB,DEF,LEF,GDSII

〓 Blast Fusion

它包括物理綜合和優(yōu)化,布局、布線,時鐘樹生成,平面布局和功耗規(guī)劃,詳細(xì)布局、布線,RC的提取和內(nèi)嵌增量時序分析工具。它是基于專利技術(shù)Fixed-timing和單一數(shù)據(jù)模型算法,這樣能消除時序迭代,加速產(chǎn)品快速進(jìn)入市場。

主要特點:

1、FixedTiming 方法;

2、統(tǒng)一數(shù)據(jù)庫模型;

3、超級單元模型;

4、物理綜合;

5、時鐘樹綜合;

6、無網(wǎng)格自動布線器;

7、功能強大的人機交互布局、布線能力;

8、功能強大的信號完整性設(shè)計和檢查,可保證投片一次成功;

9、全面支持可制造性設(shè)計;

10、開放式結(jié)構(gòu)界面,易于二次開發(fā)

〓 Blast Noise

Blast Noise與Blast Chip或Blast Fusion同步運行且貫穿整個IC實現(xiàn)流程,自動分析和調(diào)整芯片設(shè)計以避免串繞噪聲,串繞延遲及電遷移等信號完整性問題,消除了傳統(tǒng)解決方案所帶來的繁雜的版圖后分析和修正的迭代過程。

主要特點:

1、采用專利的2Pi模型及先進(jìn)的過濾機制準(zhǔn)確分析串繞噪聲;

2、自動信號翻轉(zhuǎn)率均衡及時序窗口算法分析、避免串繞延遲;

3、多種手段進(jìn)行串繞修正,如Buffer insertion, Gate sizing, Track reodering, Wide-spacing routing, shield routing等;

4、信號電遷移的分析及修正;

5、豐富且直觀易用的信號完整性分析報告

〓 Blast Plan

Blast Plan是用于大規(guī)模集成電路和片上系統(tǒng)(SoCs)層次化設(shè)計,它與Blast Fusion共同組成一體化設(shè)計流程。

主要特點:

1、平衡Blast Fusion的高容量和頂層模塊數(shù)最小化,更早作布局規(guī)劃,更早預(yù)見時序收斂性;

2、整個層次化方法支持“自底向上和自頂向下”的流程;

3、獨特的“GlassBox” 抽取技術(shù)使得層次化設(shè)計可完成精確的串?dāng)_和噪聲建模、天線效應(yīng)的修補;

4、“Gain-based”*估技術(shù)提供非常精確的時序預(yù)算;

5、利用門級、RTL級、宏單元和“Black Box”單元的網(wǎng)表進(jìn)行早期設(shè)計規(guī)劃;

6、易用的GUI界面有益于層次規(guī)劃;

7、管腳最優(yōu)化以滿足設(shè)計的時序收斂和布通率;

8、通過全流程單一的增量式提取和時序分析達(dá)到“構(gòu)造即正確的”時序設(shè)計流程。

〓 Bail Rail

提供功耗完整性的解決方案,將功耗完整性分析貫穿于整個設(shè)計流程。

主要特點:

1、準(zhǔn)確、內(nèi)嵌的功耗分析;

2、快速、準(zhǔn)確的電壓降分析;

3、靈活的早期分析;

4、電遷移效應(yīng)分析;

5、電壓降效應(yīng)對時序的影響;

6、大規(guī)模的設(shè)計容量,支持層次化設(shè)計(>20M);

7、文本及圖形化的結(jié)果顯示;

8、與Blast Fusion緊密結(jié)合,完成低功耗設(shè)計;

9、與第三方工具接口,支持業(yè)界標(biāo)準(zhǔn)格式的文件



來源:風(fēng)中的葉子0次

本站聲明: 本文章由作者或相關(guān)機構(gòu)授權(quán)發(fā)布,目的在于傳遞更多信息,并不代表本站贊同其觀點,本站亦不保證或承諾內(nèi)容真實性等。需要轉(zhuǎn)載請聯(lián)系該專欄作者,如若文章內(nèi)容侵犯您的權(quán)益,請及時聯(lián)系本站刪除。
換一批
延伸閱讀

作為國內(nèi)集成電路領(lǐng)域創(chuàng)辦最早的行業(yè)頂級盛會,ICCAD-Expo以其獨特的舉辦形式,獨到的與會效果,贏得了業(yè)界展商和觀眾的廣泛贊譽,31年來行業(yè)內(nèi)口口相傳,規(guī)模屢創(chuàng)新高。本屆展會更是在以往高水準(zhǔn)、高規(guī)格、高質(zhì)量的基礎(chǔ)上,...

關(guān)鍵字: AI芯片 EDA RISC-V

EDA(Electronic Design Automation)即電子設(shè)計自動化,是半導(dǎo)體設(shè)計領(lǐng)域的關(guān)鍵工具,廣泛應(yīng)用于集成電路(IC)、印刷電路板(PCB)以及系統(tǒng)級、嵌入式設(shè)計,其主要功能是通過設(shè)計自動化和流程優(yōu)化...

關(guān)鍵字: EDA 半導(dǎo)體 電路板

在全球化變局與地緣技術(shù)角力持續(xù)深化的時代浪潮中,中國半導(dǎo)體產(chǎn)業(yè)正面臨芯片設(shè)計工具鏈的“雙重封鎖”——尖端算法封鎖與規(guī)?;炞C缺位。國產(chǎn)EDA的破局不僅需攻克“卡脖子”技術(shù),更需跨越“市場信任鴻溝”:紙上參數(shù)無法破壁,唯有...

關(guān)鍵字: 國微芯 EDA Esse 芯天成

7月4日消息,據(jù)央視消息,今天,商務(wù)部新聞發(fā)言人就美取消相關(guān)對華經(jīng)貿(mào)限制措施情況答記者問。

關(guān)鍵字: EDA 芯片

美國這 “說變就變” 的戲碼,真是讓人看笑話。此前,美國揮舞出口管制大棒,拿芯片設(shè)計軟件 EDA 對中國下黑手,妄圖用這 “芯片之母” 扼住中國半導(dǎo)體產(chǎn)業(yè)咽喉??扇缃瘢瑓s灰溜溜地解除了限制。

關(guān)鍵字: EDA 芯片設(shè)計

作為全球三大RISC-V峰會之一,備受矚目的第五屆RISC-V中國峰會將于7月16日至19日在上海張江科學(xué)會堂隆重舉行。本屆峰會由上海開放處理器產(chǎn)業(yè)創(chuàng)新中心(SOPIC)主辦,上海國有資本投資有限公司、上海張江高科技園區(qū)...

關(guān)鍵字: RISC-V AI EDA

隨著芯片設(shè)計復(fù)雜度突破千億晶體管,傳統(tǒng)物理驗證(Physical Verification, PV)工具面臨資源爭用、任務(wù)調(diào)度混亂等問題。本文提出一種基于Kubernetes的EDA容器化部署方案,通過資源隔離、動態(tài)調(diào)度...

關(guān)鍵字: Kubernetes EDA

6月5日消息,博主數(shù)碼閑聊站表示,美國新禁令斷供EDA,涉及針對用于設(shè)計GAAFET結(jié)構(gòu)的EDA工具,而臺積電2nm就是GAAFET結(jié)構(gòu)。

關(guān)鍵字: EDA 芯片
關(guān)閉